| 主权项 |
1.一种画素结构,包括: 一基板; 一第一金属层,配置于该基板上,该第一金属层包 括: 一闸极; 一扫描配线,与该闸极电性连接; 一介电层,配置于该基板上,且覆盖该第一金属层; 一半导体层,配置于该闸极上方之该介电层上; 一第二金属层,包括: 一源极/汲极,配置于该半导体层上,且该源极/汲极 与该闸极有部分重叠; 一资料配线,与该源极电性连接,其中该扫描配线 与该资料配线有部分重叠; 一图案化浮动金属层,配置于该介电层与该半导体 层之间,且位于该源极/汲极下方,其中部分该图案 化浮动金属层系位于该闸极上方之区域,且未完全 覆盖该闸极上方之区域;以及 一画素电极,与该汲极电性连接。 2.如申请专利范围第1项所述之画素结构,更包括一 垫层,配置于该扫描配线与该资料配线之间的该介 电层上方,且该图案化浮动金属层更包括配置于该 垫层与该介电层之间。 3.如申请专利范围第2项所述之画素结构,其中该垫 层与该半导体层系属于同一膜层。 4.如申请专利范围第1项所述之画素结构,其中该第 一金属层更包括一共用配线,实质上平行于该扫描 配线,且该共用配线与该资料配线有部分重叠。 5.如申请专利范围第4项所述之画素结构,更包括一 垫层,配置于该扫描配线与该资料配线之间的该介 电层上方以及该共用配线与该资料配线之间的该 介电层上方,且该图案化浮动金属层更包括配置于 该垫层与该介电层之间。 6.如申请专利范围第5项所述之画素结构,其中该垫 层与该半导体层属于同一膜层。 7.如申请专利范围第1项所述之画素结构,其中该图 案化浮动金属层的图案与该第二金属层的图案相 同。 8.如申请专利范围第7项所述之画素结构,更包括一 垫层,配置于该图案化浮动金属层与该资料配线之 间。 9.如申请专利范围第8项所述之画素结构,其中该垫 层与该半导体层系属于同一膜层。 10.如申请专利范围第7项所述之画素结构,其中该 图案化浮动金属层的材质包括不透明金属。 11.如申请专利范围第1项所述之画素结构,其中该 图案化浮动金属层的材质包括透明金属。 12.如申请专利范围第1项所述之画素结构,其中该 图案化浮动金属层的材质包括不透明金属。 13.如申请专利范围第1项所述之画素结构,其中该 图案化浮动金属层的厚度介于100埃~1800埃。 14.如申请专利范围第1项所述之画素结构,其中该 图案化浮动金属层的厚度介于500埃~1500埃。 15.如申请专利范围第1项所述之画素结构,其中该 半导体层包括: 一通道层;以及 一欧姆接触层,配置于该通道层上。 16.如申请专利范围第1项所述之画素结构,更包括 一保护层,配置于该基板上,且覆盖该第一金属层 与该第二金属层。 17.如申请专利范围第1项所述之画素结构,其中该 保护层具有一开口,暴露出该汲极,而该画素电极 系透过该开口与该汲极电性连接。 图式简单说明: 图1绘示习知一种薄膜电晶体阵列基板之画素结构 的上视图。 图2绘示图1中I-I'线的剖视图。 图3绘示本发明第一实施例之画素结构的上视图。 图4A绘示图3中II-II'线的剖视图。 图4B绘示图3中III-III'线的剖视图。 图5绘示本发明第一实施例之另一种画素结构的上 视图。 图6绘示图5中IV-IV'线的剖视图。 图7绘示本发明第二实施例之画素结构的上视图。 图8绘示图7中V-V'线的剖视图。 |
