| 主权项 |
1.一种输入/输出缓冲器,包括:输入/输出焊垫,可接收输入讯号并传送输出讯号;输出驱动电路,耦接至上述输入/输出焊垫;输入通路,包括一输入电晶体耦接至上述输入/输出焊垫,该输入通路可将上述输入/输出焊垫接收到的输入讯号传送至一耦接至上述输入/输出缓冲器的核心电路;输出通路,耦接至上述输出驱动电路,该输出通路可传送自核心电路接收的输出讯号至上述输入/输出焊垫:回授通路,耦接至上述输入通路中的输入电晶体,该回授通路可于输入模式下切断上述输出通路,该回授通路包括一回授电晶体以及一组串联的电晶体,其中该回授电晶体耦接至上述输入电晶体并可于输出模式下切断回授通路,而该组串联的电晶体耦接至上述输出通路中的通路闸及前述回授电晶体,且该组串联的电晶体可根据输入讯号以控制前述通路闸;以及偏压电路,包括一PMOS电晶体,该电晶体之闸极耦接至上述回授通路,而该偏压电路可偏压上述输出通路、回授通路、及输出驱动电路中的PMOS电晶体之浮接N井。2.如申请专利范围第1项所述之输入/输出缓冲器,其中该组串联的电晶体更耦接至上述偏压电路。3.如申请专利范围第1项所述之输入/输出缓冲器,其中上述回授通路更包括:一增压电路,耦接至输出通路,该增压电路可提升前述回授电晶体的控制讯号之电压。4.如申请专利范围第1项所述之输入/输出缓冲器,其中该组串联的电晶体更耦接至上述偏压电路,而上述回授通路更包括:一增压电路,耦接至输出通路,该增压电路可提升前述回授电晶体的控制讯号之电压。5.如申请专利范围第3项所述之输入/输出缓冲器,其中上述增压电路包括:一PMOS电晶体,该电晶体之汲极耦接至输出通路,且该电晶体之闸极耦接至一反向后的输出致能讯号;以及一NMOS电晶体,该电晶体之源极耦接至前述PMOS电晶体之源极及上述回授电晶体之闸极,且该NMOS电晶体之闸极耦接至一反向后的输出致能讯号。6.如申请专利范围第1项所述之输入/输出缓冲器,其中上述输出驱动电路包括:一PMOS电晶体,耦接于供应偏压及上述输入/输出焊垫之间;一NMOS电晶体,该电晶体之闸极接收一经反向后的输出致能信号;以及一串接电晶体(cascade transistor),耦接于上述输入/输出焊垫与前述NMOS电晶体之间。7.如申请专利范围第1项所述之输入/输出缓冲器,其中上述输入通路包括:一输入电晶体,耦接至上述输入/输出焊垫;一第一反向器,耦接至前述输入电晶体;以及一第二反向器,耦接至前述第一反向器之输出端。8.如申请专利范围第7项所述之输入/输出缓冲器,其中上述输入通路更包括一电阻耦接于上述输入/输出焊垫与上述输入电晶体之间。9.如申请专利范围第1项所述之输入/输出缓冲器,其中上述输出通路包括:一通路闸,可接收资料讯号;以及一PMOS电晶体,耦接于供应偏压与上述输入/输出焊垫之间,且该PMOS电晶体之闸极耦接至上述通路闸,而该PMOS电晶体之基材(substrate)耦接至上述偏压电路。10.一种积体电路,其具有至少一输入/输出电路,包括:输出驱动电路,耦接至一输入/输出焊垫,该输出驱动电路可提供一输出讯号至该输入/输出焊垫;输入通路,包括一输入电晶体耦接至上述输入/输出焊垫,而该输入通路可接收来自上述输入/输出焊垫的输入讯号;输出通路,耦接至上述输出驱动电路,该输出通路可传送一输出讯号至上述输入/输出焊垫;回授通路,可于输入模式下切断上述输出通路,该回授通路包括一回授电晶体耦接至上述输入电晶体,而该回授电晶体可于输出模式下切断该回授通路,该回授通路亦包括一组串联的电晶体,该组串联的电晶体耦接至上述输出通路中的通路闸及前述回授电晶体,而该组串联的电晶体可根据输入讯号以控制上述通路闸;以及偏压电路,包括一PMOS电晶体,该PMOS电晶体之闸极耦接至上述回授通路,而该偏压电路可偏压上述输出通路、回授通路、及输出驱动电路中的PMOS电晶体之浮接N井。11.如申请专利范围第10项所述之积体电路,其中上述一组串联的电晶体更耦接至上述偏压电路。12.如申请专利范围第10项所述之积体电路,其中上述回授通路更包括一增压电路耦接至输出通路,该增压电路可提升上述回授电晶体的控制讯号之电压。13.如申请专利范围第12项所述之积体电路,其中上述增压电路更包括:一PMOS电晶体,该电晶体之汲极耦接至上述输出通路,且该电晶体之闸极耦接至一反向后的输出致能讯号;以及一NMOS电晶体,该电晶体之源极耦接至前述PMOS电晶体之源极及上述回授电晶体之闸极,且该NMOS电晶体之闸极耦接至一反向后的输出致能讯号。14.如申请专利范围第10项所述之积体电路,其中上述输出驱动电路包括:一PMOS电晶体,耦接于供应偏压与上述输入/输出焊垫之间;一NMOS电晶体,该电晶体之闸极接收一经反向后的输出致能信号;以及一串接电晶体,耦接于上述输入/输出焊垫与前述NMOS电晶体之间。15.如申请专利范围第10项所述之积体电路,其中上述输入通路包括:一输入电晶体,耦接至上述输入/输出焊垫;一第一反向器,耦接至前述输入电晶体;以及一第二反向器,耦接至前述第一反向器之输出端。16.如申请专利范围第15项所述之积体电路,其中上述输入通路更包括一电阻耦接于上述输入/输出焊垫与上述输入电晶体之间。17.如申请专利范围第10项所述之积体电路,其中上述输出通路包括:一通路闸,可接收资料讯号;以及一PMOS电晶体,耦接于供应偏压与上述输入/输出焊垫之间,且该PMOS电晶体之闸极耦接至上述通路闸,而该PMOS电晶体之基材耦接至上述偏压电路。图式简单说明:第1图显示输入/输出电路之实施例的功能方块图。第2图显示用来说明本发明之输入/输出缓冲器的功能之电路图。第3图显示一种本发明之输入/输出缓冲器之实施范例的电路图。第4图显示另一本发明之输入/输出缓冲器之实施范例的电路图。 |
