| 摘要 |
一非挥发性半导体记忆体装置包含：由复数个记忆体区块构成的一记忆单元阵列(1)、一介面(6,7)、一写入电路(2,3,4,5,8)、以及一读取电路(2,3,4,5,8)。将一保护旗标写入该记忆体区块。可将所读出的该保护旗标经由该介面(6,7)而输出到一外部装置。当自该介面(6,7)输入一写入命令时，若所选择的记忆体区块中之保护旗标具有一第一值，则该写入电路(2,3,4,5,8)执行该写入命令，而若该保护旗标具有一第二值，则不执行该写入命令。 |
| 主权项 |
1.一种非挥发性半导体记忆体装置,包含:由电气可程式非挥发性半导体记忆单元构成的复数个记忆体区块;由该等复数个记忆体区块构成的一记忆单元阵列;与一外部装置通讯的一介面;一写入电路,用以根据被输入到该介面的一位址及一资料写入命令而将资料写入所选择的一记忆体区块,当自该介面输入该写入命令时,若所选择的该记忆体区块中之一保护旗标具有一第一値,则该写入电路执行该写入命令,而若该保护旗标具有一第二値,则不执行该写入命令;以及一读取电路,该读取电路根据被输入到该介面的该位址而读取被储存在所选择的该记忆体区块的一部分中之一保护旗标,可将该读取电路所读取的该保护旗标经由该介面而输出到该外部装置。2.如请求项1之装置,其中系将该保护旗标储存在每一记忆体区块中之复数个记忆单元,且当读取该保护旗标时,根据一多数理论而执行错误修正。3.如请求项1之装置,其中该写入电路根据被输入到该介面的该位址及一保护旗标写入命令而将该保护旗标写入所选择的该记忆体区块的一部分。4.一种非挥发性半导体记忆体装置,包含:由电气可程式非挥发性半导体记忆单元构成的复数个记忆体区块;由该等复数个记忆体区块构成的一记忆单元阵列;与一外部装置通讯的一介面;一抹除电路,用以根据被输入到该介面的一位址及一抹除命令而抹除所选择的一记忆体区块中之资料,当自该介面输入该抹除命令时,若所选择的该记忆体区块中之一保护旗标具有一第一値,则该抹除电路执行该抹除命令,而若该保护旗标具有一第二値,则不执行该抹除命令;以及一读取电路,该读取电路根据被输入到该介面的该位址而读取被储存在所选择的该记忆体区块的一部分中之保护旗标,可将该读取电路所读取的该保护旗标经由该介面而输出到该外部装置。5.如请求项4之装置,其中系将该保护旗标储存在每一记忆体区块中之复数个记忆单元,且当读取该保护旗标时,根据一多数理论而执行错误修正。6.如请求项4之装置,进一步包含一写入电路,该写入电路根据被输入到该介面的该位址及一保护旗标写入命令而将该保护旗标写入所选择的该记忆体区块的一部分。7.一种非挥发性半导体记忆体装置,包含:由电气可程式非挥发性半导体记忆单元构成的复数个记忆体区块;由该等复数个记忆体区块构成的一记忆单元阵列;与一外部装置通讯的一介面;以及一写入电路,用以根据被输入到该介面的一位址及一资料写入命令而将资料写入所选择的一记忆体区块,并根据被输入到该介面的一位址及一保护旗标写入命令而将一保护旗标写入所选择的该记忆体区块,该写入电路在将资料写入所选择的该区块之前,先读取所选择的该区块之该保护旗标,若该保护旗标具有一第一値,则执行该写入命令,而若该保护旗标具有一第二値,则不执行该写入命令。8.如请求项7之装置,其中系将该保护旗标储存在每一记忆体区块中之复数个记忆单元,且当读取该保护旗标时,根据一多数理论而执行错误修正。9.一种非挥发性半导体记忆体装置,包含:由电气可程式非挥发性半导体记忆单元构成的复数个记忆体区块;由该等复数个记忆体区块构成的一记忆单元阵列;与一外部装置通讯的一介面;一抹除电路,用以根据被输入到该介面的一位址及一抹除命令而抹除所选择的一记忆体区块中之资料,该抹除电路抹除所选择的该区块的资料之前,先读取所选择的该区块之一抹除保护旗标,若该抹除保护旗标具有一第一値,则执行该抹除命令,而若该抹除保护旗标具有一第二値,则不执行该抹除命令;以及一写入电路,用以根据被输入到该介面的该位址及一抹除保护旗标写入命令而将该抹除保护旗标写入所选择的该记忆体区块。10.如请求项9之装置,其中系将该抹除保护旗标储存在每一记忆体区块中之复数个记忆单元,且当读取该抹除保护旗标时,根据一多数理论而执行错误修正。11.如请求项9之装置,其中该写入电路根据被输入到该介面的该位址及一写入保护旗标写入命令而将一写入保护旗标写入所选择的该记忆体区块,并在该抹除命令被执行之后,写回该写入保护旗标。12.如请求项11之装置,其中系将该写入保护旗标储存在每一记忆体区块中之复数个记忆单元,且当读取该写入保护旗标时,根据一多数理论而执行错误修正。图式简单说明:图1是根据本发明的实施例的作为一非挥发性半导体记忆体装置的一快闪记忆体的的结构之一方块图;图2是图1所示记忆单元阵列的结构之一电路图;图3是图2所示记忆单元阵列的行方向结构之一断面图;图4A及4B是图2所示记忆单元阵列的列方向结构之断面图;图5是图1所示行控制电路的主要部分的配置之一电路图;图6示出根据本发明的实施例的快闪记忆体的一记忆体电晶体之临界电压分布;图7是根据本发明的实施例的一资料写入的演算法之一流程图;图8是根据本发明的实施例的一写入保护旗标写入的演算法之一流程图;图9是根据本发明的实施例的一抹除保护旗标写入的演算法之一流程图;图10是根据本发明的实施例的一资料保护旗标写入的演算法之一流程图;图11是根据本发明的实施例的一资料抹除的演算法之一流程图;图12是图7所示的资料写入中之控制信号的波形之一时序图;图13是图8、9及10所示的保护旗标写入中之控制信号的波形之一时序图;图14是图11所示的资料抹除中之控制信号的波形之一时序图;图15是作为图14的一修改的抹除保护旗标中之控制信号的波形之一时序图;图16是在根据本发明的实施例的一读取中之控制信号的波形之一时序图;图17是一区块中用来写入根据本发明的实施例的保护旗标的位置之一平视图;图18是使用根据本发明的实施例的快闪记忆体的一系统之一方块图;以及图19是根据本发明的实施例而对应于图15的保护旗标抹除的演算法之一流程图。 |
