| 主权项 |
1.一种计算装置,包含:参考时脉;参考反馈电路,锁定参考时脉并建立粗略单位延迟;延迟电路,复制该单位延迟并根据该单位延迟产生复数个粗略地延迟的边缘;以及相位内插器,于粗略延迟边缘之间内插,以产生精细延迟。2.如申请专利范围第1项之装置,其中,参考反馈电路包含延迟单元,各延迟单元负责该参考时脉的延迟。3.如申请专利范围第2项之装置,其中,该参考反馈电路于电源、电压与温度下维持单元的延迟。4.如申请专利范围第2项之装置,其中,该参考反馈电路产生对应操作点之偏电压。5.如申请专利范围第4项之装置,其中,该延迟电路使用与参考反馈电路相同的延迟单元与偏电压。6.如申请专利范围第1项之装置,其中,该延迟电路产生等间距延迟边缘。7.如申请专利范围第6项之装置,进一步包含:复数个多工器,以选择连续的边缘。8.如申请专利范围第7项之装置,其中,该复数个多工器包含偶数与奇数相位选择多工器。9.如申请专利范围第7项之装置,其中,所选择的连续边缘系提供至相位内插器,用以于所选择的连续边缘之间产生单位延迟。10.如申请专利范围第2项之装置,其中,该参考反馈电路针对每一个延迟单元产生并维持粗略延迟。11.一种计算装置,包含:延迟电路,产生复数个延迟选通边缘讯号,具有与资料选通讯号不同的相位;以及相位内插器,自该复数个延迟选通边缘讯号产生具有中介相位之新的延迟选通边缘讯号。12.如申请专利范围第11项之装置,进一步包含:选择电路,从复数个延迟选通边缘讯号中选择相邻延迟选通边缘讯号。13.如申请专利范围第12项之装置,其中,从复数个延迟选通边缘讯号中选择相邻延迟选通边缘讯号之选择电路进一步包含:复数个多工器,耦合至所选的延迟选通边缘讯号,其中各多工器选择一延迟选通边缘讯号,使相邻的讯号得以提供至相位产生器。14.如申请专利范围第11项之装置,其中,产生具有与资料选通讯号不同相位的复数个延迟选通边缘讯号之延迟电路进一步包含:单一主回路电路,包含锁定参考时脉之主延迟元件,并产生对应操作点之一组偏电压;仆延迟电路,包含n个仆延迟元件,从主延迟元件复制而来,使各个延迟由主回路所控制,其中资料选通经过仆延迟元件并产生具有等间距延迟的边缘;多工器,用以从仆延迟元件选择相邻延迟的边缘;以及相位内插器,接收所选的相邻延迟边缘并于所选的相连延迟边缘之间内插以产生复数个精细延迟的边缘。15.如申请专利范围第14项之装置,其中,该精细延迟的边缘可透过组态位元选择。16.如申请专利范围第14项之装置,其中,主回路电路进一步包含反馈回路,以于过程、电压与温度下维持单元延迟。17.如申请专利范围第11项之装置,其中,于记忆体装置读取模式提供该资料选通讯号。18.如申请专利范围第17项之装置,其中,该记忆体装置为双资料速率(DDR)随机存取记忆体(RAM)。19.一种计算方法,包含:使用参考反馈电路建立粗略单位延迟;复制该单位延迟并根据该单位延迟产生复数个粗略地延迟的边缘;选择相邻粗略延迟的边缘;以及于所选相邻的粗略延迟边缘之间内插,以产生精细延迟。20.如申请专利范围第19项之方法,进一步包含产生对应操作点之偏电压。21.如申请专利范围第19项之方法,其中,复制该单位延迟并根据该单位延迟产生复数个粗略地延迟的边缘进一步包含:于延迟电路中使用与参考反馈电路相同的延迟单元与偏电压。22.如申请专利范围第19项之方法,进一步包含:于该延迟电路中产生等间距的边缘。23.如申请专利范围第19项之方法,进一步包含:选择能允许系统边限调整能力的延迟编码。24.如申请专利范围第23项之方法,其中,该选择能允许系统边限调整能力的延迟编码进一步包含:于启动期间进行校准程序,浏览(walk through)编码设定,以及决定最佳设定。25.一种机器可读取媒体,具有复数个机器可读取指令储存于其中,可由处理器执行该些指令以产生延迟,该机器可读取媒体包含:指令,以使用参考反馈电路建立粗略单位延迟;指令,以复制该单位延迟并根据该单位延迟产生复数个粗略地延迟的边缘;指令,以选择相邻粗略延迟的边缘;以及指令,以于所选相邻的粗略延迟边缘之间内插,以产生精细延迟。26.如申请专利范围第25项之机器可读取媒体,进一步包含:产生对应操作点之偏电压的指令。27.如申请专利范围第25项之机器可读取媒体,其中,该复制该单位延迟并根据该单位延迟产生复数个粗略地延迟的边缘进一步包含:指令,以在延迟电路中使用与参考反馈电路相同的延迟单元与偏电压。28.如申请专利范围第25项之机器可读取媒体,进一步包含:指令,以在该延迟电路中产生等间距的边缘。29.如申请专利范围第25项之机器可读取媒体,进一步包含:指令,以选择能允许系统边限调整能力的延迟编码。30.如申请专利范围第29项之机器可读取媒体,其中,该选择能允许系统边限调整能力的延迟编码之指令进一步包含:指令,以于启动期间进行校准程序,浏览编码设定,以及决定最佳设定。图式简单说明:第1图描述其中可实施本发明一实施例的系统。第2图为根据本发明之DLL架构的一实施例。第3(a)图为DDR DRAM与记忆体控制器的一实施例。第3(b)图为描述于记忆体子系统范例的具体实施中可见的讯号时序图。第4(a)图为如上述DLL实施例的上层级图,其中包含与一仆延迟线共用的主延迟线。第4(b)图为第3(a)图中所示的实施例之详细图。第5图为DLL具体实施之实施例图。第6图用于实施本发明之一实施例的流程图。第7图为概略延迟曲线之一实施例的图。第8图为延迟曲线相对于各种频率之一实施例的图。 |
