| 主权项 |
1.一种制造一机电电路元件之方法,包含:提供一具有下方支撑结构的下方结构及一下方导电元件;在该下方结构之一上表面形成一奈米管带以接触该下方支撑结构;及在该奈米管上形成一上方结构,该上方结构包括一上方支撑结构及一上方导电元件。2.如申请专利范围第1项之方法,其中该下方导电元件具有一纵轴,且其中形成之该奈米管带具有一方向,该方向系指向跨越该下方导电元件之该纵轴。3.如申请专利范围第2项之方法,其中该上方导电元件具有一纵轴,该纵轴系以平行该下方导电元件之该纵轴而形成。4.如申请专利范围第2项之方法,其中形成之该奈米管带以约90度越过该下方导电元件之该纵轴。5.如申请专利范围第1项之方法,其中该下方导电元件系为沉积矽。6.如申请专利范围第1项之方法,其中该上方导电元件系为沉积矽。7.如申请专利范围第1项之方法,其中该奈米管带系自一奈米管非织造物选择性移除材料而制成。8.如申请专利范围第7项之方法,其中该奈米管带系大体上为单层奈米管。9.如申请专利范围第1项之方法,其中该上方导电元件系与该下方导电元件垂直对准而形成。10.如申请专利范围第1项之方法,其中该上方导电元件系相对于该下方导电元件水平偏移而形成。11.如申请专利范围第1项之方法,其中该下方导电元件系形成位于该下方支撑结构之间,且其中形成该上方导电元件以使其一部分超过该上方支撑结构,且其其他部分超过该下方导电元件。12.如申请专利范围第1项之方法,其中提供一材料之牺牲层予该下方结构,且其中该奈米管带系生成于该牺牲层上,且其中提供该上方结构一材料之牺牲层,且其中该方法另包括移除该上方及下方结构之该牺牲层,以于该上方及下方支撑结构间悬挂该奈米管带。13.如申请专利范围第12项之方法,其中该上方及下方结构之该牺牲层约略为同厚度。14.如申请专利范围第12项之方法,其中该牺牲层系以湿化学蚀刻剂移除。15.如申请专利范围第12项之方法,其中该牺牲层系以乾化学蚀刻剂移除。16.如申请专利范围第14项之方法,其中蚀刻系使用经该奈米管层扩散之蚀刻剂完成。17.如申请专利范围第7项之方法,其中该奈米管非织造物系被制成图样,且随后选择性自该非织造物系移除材料及定义奈米管带。18.如申请专利范围第1项之方法,其中一非织造物系成长于该下方结构之该上表面之上,且部分自彼被移除以形成该奈米管带。19.如申请专利范围第18项之方法,其中该下方结构之该上表面系被施以一催化剂以加速该非织造物之成长。20.如申请专利范围第1项之方法,其中该上方结构系于该奈米管带上增加一牺牲层而形成;于该牺牲层上增加一参杂矽;蚀刻该参杂矽及该牺牲层以形成与该牺牲层相邻之该上方导电元件;于该蚀刻、参杂矽与该牺牲层上及周围提供分隔材料;回蚀该分隔材料以形成该上方支撑结构;于该上方支撑结构上提供一闸介电层;及于该闸介电层上提供一电接地层。21.如申请专利范围第20项之方法,其中该参杂矽系被蚀刻以形成与下方方导电元件对准之该上方导电元件。22.如申请专利范围第20项之方法,其中该分隔材料系被回蚀至与该上方导电元件及其下的该牺牲层同高度。23.如申请专利范围第1项之方法,其中该上方结构系由该奈米管带上选择性增加一牺牲层;于该选择性增加之牺牲层上及周围增加分隔材料;加工该分隔材料以定义该上方支撑结构;于相邻的上方支撑结构间增加参杂矽以形成该上方导电元件;于该上方支撑结构上提供一闸介电层;及于该闸介电层上提供一电接地层而形成。24.如申请专利范围第23项之方法,其中该牺牲层系与该下方导电元件对准而被选择性增加。25.如申请专利范围第1项之方法,其中该上方结构系由该奈米管带上选择性增加一牺牲层;于该选择性增加之牺牲层上及周围增加参杂矽;加工该参杂矽以定义该上方导电元件及定义与其相邻之诸穴;提供该些穴分隔材料以形成该上方支撑结构;于该上方支撑结构上提供一闸介电层;及于该闸介电层上提供一电接地层而形成。26.如申请专利范围第25项之方法,其中该牺牲层系与该下方导电元件对准而被选择性增加。27.如申请专利范围第1项之方法,其中该上方结构系藉由:提供与该下方支撑结构相对准之该上方支撑结构;提供与该下方导电元件相对准之牺牲材料;及提供在一上方支撑结构之一部分上及该牺牲材料之一部分上的该上方导电元件。28.如申请专利范围第27项之方法,其中提供该上方导电元件,使其相对于该下方导电元件以约该下方导电元件宽度之半水平偏移。29.如申请专利范围第27项之方法,其中该上方支撑结构系由:形成支撑材料之一层于该奈米管带上;及自该层制成图样及选择性移除支撑材料,以定义该上方支撑结构及定义该上方支撑结构间之诸穴而提供。30.如申请专利范围第29项之方法,其中该牺牲材料系藉由定义该等穴与该下方导电元件对准及以牺牲材料填充该等穴而提供。31.如申请专利范围第30项之方法,其中该上方导电元件系由:沉积参杂矽于该牺牲层及该上方支撑结构之上;选择性移除该参杂矽之部分以定义该上方导电元件而提供。32.如申请专利范围第27项之方法,其中该牺牲层构系由形成牺牲材料之一层于该奈米管带上;选择性移除该牺牲材料,俾使剩余材料与该下方导电元件对准及定义在该剩余牺牲材料的任一侧之诸穴。33.如申请专利范围第32项之方法,其中该上方支撑结构系由分隔材料填充该等穴而提供。34.如申请专利范围第33项之方法,其中该上方导电元件系由:沉积参杂矽于该牺牲层及该上方支撑结构之上;选择性移除该参杂矽之部分以定义该上方导电元件而提供。35.如申请专利范围第27项之方法,其中该上方支撑结构系由选择性成长与下方支撑结构垂直对准之分隔材料而生成,以定义上方支撑结构及定义其间之诸穴。36.如申请专利范围第35项之方法,其中该分隔材料系使用选择性CVD制程之选择性成长。37.如申请专利范围第27项之方法,其中该牺牲材料系由选择性沉积与该下方导电元件垂直对准之牺牲材料而生成。38.如申请专利范围第1项之方法,其中该上方结构系由于该奈米管带及下方结构之上沉积牺牲材料之一层;于该牺牲材料之一层之上沉积参杂矽之一层;将该参杂矽之部分制成图样及选择性移除,以形成该上方导电元件;移除与该下方导电元件垂直对准之该牺牲材料之一部分而形成。39.如申请专利范围第38项之方法,其中该牺牲材料之一部分系首先使用一RIE制程移除未被该上方导电元件覆盖之牺牲材料,而后对剩余之牺牲材料施予后续的蚀刻制程。40.如申请专利范围第1项之方法,其中该下方结构包含牺牲材料之一第一型式,且其中该上方支撑结构系由于该奈米管带及该下方支撑结构之上提供牺牲材料之一第二型式之一层;于牺牲材料之该第二型式之该层之上提供参杂矽之一层;选择性移除该参杂矽之一部分以定义该上方导电元件,及暴露牺牲材料之该第二型式之该层之一部分;移除牺牲材料之该第二型式之该层之该暴露部分;在该下方结构中移除牺牲材料之该第一型式;及移除与该下方导电元件垂直对准之牺牲材料之该第二型式之该层之一剩余部分而形成。41.如申请专利范围第40项之方法,其中该牺牲材料之该第一型式及该第二型式系具有不同之蚀刻特性。42.一种制造一机电电路元件的方法,包含:提供一具有下方支撑结构的下方结构及一下方导电元件;在该下方结构之一上表面形成一机电反应元件以接触该下方支撑结构;及在该机电反应元件上形成一上方结构,该上方结构包括一上方支撑结构及一上方导电元件。43.如申请专利范围第42项之方法,其中该机电反应元件系为一奈米管。图式简单说明:图1显示一依据本发明某些实施例之奈米带(belt)交错式记忆体装置;图2-4显示一依据本发明某些实施例之记忆体单元的三种状态;图5显示一依据本发明某些实施例之形成机电装置的例示动作;图6-8显示一依据本发明某些实施例之形成机电装置的较特别例示动作;图9显示一依据本发明某些实施例之形成机电装置的例示动作;图10-12显示一依据本发明某些实施例之记忆体单元的三种状态;图13-18显示一依据本发明之形成机电装置的较特别例示动作。 |
