| 主权项 |
1.一种记忆装置之平行压缩测试电路,其包含:复数列,每一列皆包含复数个位元线感应放大器,用于感应并放大一置元线上的资料;复数个驱动单元,其用于驱动一全域输入/输出线上的资料以回应复数个写入驱动控制信号,进而将该资料传输至该位元线感应放大器;复数个全域输入/输出写入驱动单元,其用于驱动已输入的资料,以将该资料传输至该全域输入/输出线;以及一写入驱动控制单元,其用于回应一行操作脉冲信号而产生复数个写入驱动控制信号,其中该复数个写入驱动控制信号分别产生于一正常模式内之相同时序上及一平行压缩测试模式内之不同时序上。2.如请求项1之平行压缩测试电路,其中该写入驱动控制单元包含:复数个第一延迟单元,其用于连续延迟该行操作脉冲信号;以及复数个写入驱动控制信号产生单元,其用于产生具有来自该复数个第一延迟单元的输出信号之该复数个写入驱动控制信号,以回应一平行压缩测试模式信号。3.如请求项2之平行压缩测试电路,其中该复数个第一延迟单元具有相同的延迟时间。4.如请求项2之平行压缩测试电路,其中该写入驱动控制单元包含一正常模式控制单元,其用于控制在相同时序上产生的该复数个写入驱动控制信号,以回应在该正常模式内的该平行压缩测试模式信号。5.如请求项1之平行压缩测试电路,其中该写入驱动控制单元包含:一第二延迟单元,其用于在不同延迟时间上延迟该行操作脉冲信号;以及复数个写入驱动控制信号产生单元,其用于产生具有来自该复数个第二延迟单元的输出信号之该复数个写入驱动控制信号,以回应一平行压缩测试模式信号。6.如请求项5之平行压缩测试电路,其中该写入驱动控制单元包含一正常模式控制单元,其用于控制在相同时序上产生的该复数个写入驱动控制信号,以回应在该正常模式内的该平行压缩测试模式信号。图式简单说明:图1为说明传统记忆装置之平行压缩测试电路之方块图;图2为说明图1的写入驱动控制单元之电路图;图3为说明图1的平行压缩测试电路操作之时序图;图4为说明根据本发明具体实施例的记忆装置之平行压缩测试电路之方块图;图5为说明图4的写入驱动控制单元之电路图;以及图6为说明图5的平行压缩测试电路操作之时序图。 |
