高速A/D转换器用输出模式电路

摘要

本发明涉及一种高速A/D转换器用输出模式电路，包括一个双路分配器，由输入控制电平的高低对来自A/D转换器内部的一位数据选择其数据输出端，向五个D型主从触发器连成的CMOS并行输出和CMOS交替输出电路、CMOS－LVDS电平转换器输出数据，一个÷2分频器、一个非门、一个输出时序控制电路分别向CMOS并行输出和CMOS交替输出电路的五个D型主从触发器提供时钟信号。因此，该输出模式电路具有三种可供选择的输出模式，能很好地满足高速、超高速A/D转换器对数据输出方式的要求，大大提高了根据数据采集和处理的实际情况进行输出方式选择的方便性和灵活性，使易于采集数据、输出数据更可靠、数据精度更高。

主权项

1.一种高速A/D转换器用输出模式电路，其特征在于它包括：一个双路分配器，具有一数据输入端、一控制电平输入端和两个数据输出端，由输入控制电平的高低对来自A/D转换器内部的一位数据选择其数据输出端；一个÷2分频器，对输入的时钟信号进行÷2分频，输出频率为输入时钟频率二分之一的时钟信号；一个为CMOS反相器构成的非门，与÷2分频器的输出端连接，对输入的时钟信号进行反相；一个输出时序控制电路，其时钟输入端与÷2分频器的输出端连接，对输入的时钟信号进行时序变换，由输入控制电平的高低控制两个输出端的相位关系；一个由五个D型主从触发器连成的CMOS并行输出和CMOS交替输出电路，分为两组，每组内前一级的D型主从触发器的数据输出端与后一级D型主从触发器的输入端连接，每组的第一级D型主从触发器的数据输入端与双路分配器的一数据输出端连接，各个D型主从触发器的时钟输入端分别与÷2分频器、非门、输出时序控制电路的输出端连接，在时钟作用下对输入的数据进行移位，输出CMOS并行数据或CMOS交替数据；一个CMOS-LVDS电平转换器，与双路分配器的一数据输出端连接，对输入的CMOS电平进行电平转换，输出低压差分信号(LVDS)。