用于可合成流的非对称延迟电路的装置与方法

摘要

本发明是关于一处理器中产生一非对称延迟电路的方法与装置。透过于一总线接口单元与一双向总线间加入具有一逻辑闸与多数个延迟逻辑电路的一延迟单元，可将一对称输入致能信号转换为一非对称输出致能信号。当该非对称输出致能信号为高电位时，该输出入缓冲区被关闭以于该双向总线上传送一数据/地址/控制信号前先将该数据/地址/控制信号置于该数据垫上；以及当该非对称输出致能信号为低电位时，该输出入缓冲区被开启以利一外界数据源透过该总线驱动该数据垫。此非对称输出致能信号将可延长欲读取数据于该双向总线上有效的保留时间以令一接收端可于其消除前及时地取样该数据，同时又不过度影响开启延迟路径。

主权项

1.用于可合成流的非对称延迟电路的装置，其特征在于包含：一总线接口单元；一延迟单元，连接至该总线接口单元以接收一对称输入致能信号，其中上述的延迟单元包含一逻辑闸，该逻辑闸包含一第一输入端以直接接收该对称输入致能信号与经由多数个延迟逻辑电路连接至该对称输入致能信号的一第二输入端，据以产生一非对称输出致能信号；一输出入缓冲区以接收暨反转该延迟单元的输出信号并且接收一数据/地址/控制信号；以及一数据垫，接收该输出入缓冲区的输出并连接至一双向总线。