| 主权项 |
1.一种半导体装置的制造方法,包括:提供一基底,其包括一浅沟槽隔离区;形成一闸极结构于该基底上;形成一第二绝缘层以覆盖该基底;蚀刻该第二绝缘层至该基底形成一第一孔洞,并于该闸极结构侧壁上形成一绝缘间隔层;形成一第二导电层以覆盖该闸极结构并填入该第一孔洞;于该第一孔洞之位置形成一凹陷区;形成一第三绝缘层以覆盖该闸极结构及填入该凹陷区;定义该第三绝缘层及该第二导电层以形成露出该浅沟槽隔离区之第二孔洞;形成一第四绝缘层以覆盖该第三绝缘层及填入该第二孔洞;形成一导电插塞,其穿过第三及第四绝缘层以电性接触该第二导电层。2.如申请专利范围第1项所述之半导体装置的制造方法,其中形成该闸极结构之方法系包含:形成一第一绝缘层于该基底上;形成一第一导电层于该第一绝缘层上;形成一硬罩幕层于该第一导电层上;以及定义该硬罩幕层及该第一导电层。3.如申请专利范围第1项所述之半导体装置的制造方法,其中蚀刻该第二绝缘层至该基底形成一第一孔洞之方法,更包含蚀刻该第二绝缘层以穿过该第一绝缘层至该基底。4.如申请专利范围第1项所述之半导体装置的制造方法,其中定义该硬罩幕层及该第一导电层以形成一闸极结构之方法,系包含一微影制程及一蚀刻制程。5.如申请专利范围第1项所述之半导体装置的制造方法,其中于该闸极结构侧壁上形成一绝缘间隔层之方法,更包含:沉积该绝缘间隔层,以覆盖该基底;以及蚀刻该绝缘间隔层及该第一绝缘层,以露出该基底。6.如申请专利范围第1项所述之半导体装置的制造方法,其中该第二导电层系包含一多晶矽层。7.如申请专利范围第1项所述之半导体装置的制造方法,其中形成该凹陷区之方法,系包含平坦化及回蚀刻该第二导电层。8.如申请专利范围第1项所述之半导体装置的制造方法,其中于平坦化该第二导电层之后,更包含蚀刻该第二导电层至低于该硬罩幕层上表面之一既定高度。9.如申请专利范围第1项所述之半导体装置的制造方法,其中定义第三绝缘层及该第二导电层以形成露出该浅沟槽隔离区之第二孔洞之方法,系包含一微影制程及一蚀刻制程。10.如申请专利范围第1项所述之半导体装置的制造方法,更包含于完成该形成一第三绝缘层以覆盖该闸极结构及填入该凹陷区之步骤后,平坦化该第三绝缘层。11.一种半导体装置的制造方法,包括:提供一基底,其包括一核心区、一周边电路区、及一浅沟槽隔离区;形成一第一绝缘层于该基底上;形成一第一导电层于该第一绝缘层上;形成一硬罩幕层于该第一导电层上;于该核心区定义该硬罩幕层及该第一导电层以形成一第一闸极结构;形成一第二绝缘层以覆盖该基底;蚀刻该第二绝缘层以穿过该第一绝缘层至该核心区之基底形成一第一孔洞,并于该闸极结构侧壁上形成一第一绝缘间隔层;形成一第二导电层以覆盖该基底并填入该第一孔洞;平坦化该第二导电层以于该第一孔洞之位置形成一凹陷区;形成一第三绝缘层以覆盖该基底及填入该凹陷区;平坦化该第三绝缘层;定义该第三绝缘层及该第二导电层以于该核心区形成露出该浅沟槽隔离区之第二孔洞;形成一第四绝缘层以覆盖基底及填入该第二孔洞;于该周边电路区定义该第四绝缘层、该硬罩幕层、及该第一导电层以形成一第二闸极结构;以及形成一第二绝缘间隔层于该第二闸极结构侧壁上。12.如申请专利范围第11项所述之半导体装置的制造方法,其中于该核心区定义该硬罩幕层及该第一导电层以形成一第一闸极结构之方法,系包含一微影制程及一蚀刻制程。13.如申请专利范围第11项所述之半导体装置的制造方法,其中于该闸极结构侧壁上形成一第一绝缘间隔层之方法,更包含:沉积该第一绝缘间隔层,以覆盖该基底:以及蚀刻该第一绝缘间隔层及该第一绝缘层,以露出该基底。14.如申请专利范围第11项所述之半导体装置的制造方法,其中该第二导电层系包含一多晶矽层。15.如申请专利范围第11项所述之半导体装置的制造方法,其中于平坦化该第二导电层之后,更包含蚀刻该第二导电层至低于该硬罩幕层上表面之一既定高度。16.如申请专利范围第11项所述之半导体装置的制造方法,其中定义第三绝缘层及该第二导电层以形成露出该浅沟槽隔离区之第二孔洞之方法,系包含一微影制程及一蚀刻制程。17.如申请专利范围第11项所述之半导体装置的制造方法,其中于该周边电路区定义该第四绝缘层、该硬罩幕层、及该第一导电层以形成一第二闸极结构之方法,系包含一微影制程及一蚀刻制程。18.如申请专利范围第11项所述之半导体装置的制造方法,其中该第二绝缘间隔层之厚度系厚于该第一绝缘间隔层。19.如申请专利范围第11项所述之半导体装置的制造方法,更包含:形成一第五绝缘层以覆盖该周边电路区;蚀刻该第五绝缘层至该第一绝缘层以形成一第三孔洞。20.一种半导体装置,包括:一基底,其包括一核心区、一周边电路区、及一浅沟槽隔离区;一第一闸极结构于该基底上;一第一绝缘间隔层于该闸极结构侧壁;一第一孔洞于该基底的相邻之该第一闸极结构间;一第二导电层填入该第一孔洞;一凹陷区形成于该第二导电层之该第一孔洞之位置;一第三绝缘层覆盖该基底及填入该凹陷区;一第二孔洞露出该浅沟槽隔离区;一第四绝缘层覆盖该基底及填入该第二孔洞;一导电插塞,其穿过该第三绝缘层及该第四绝缘层以电性接触该第二导电层。21.如申请专利范围第20项所述之半导体装置,其中该第二导电层系包含一多晶矽层。22.如申请专利范围第20项所述之半导体装置,其中该第一闸极结构更包含:一第一绝缘层于该基底上;一第一导电层于该第一绝缘层上;以及一硬罩幕层于该第一导电层上。23.如申请专利范围第20项所述之半导体装置,更包含:一第二闸极于该周边电路区;以及一第二绝缘间隔层于该第二闸极结构侧壁。24.如申请专利范围第23项所述之半导体装置,其中该第二绝缘间隔层之厚度系厚于该第一绝缘间隔层之厚度。25.如申请专利范围第20项所述之半导体装置,其中该第二孔洞更包含形成于该第三绝缘层及该第二导电层。26.如申请专利范围第23项所述之半导体装置,其中该第二闸极结构更包含:该第一绝缘层于该基底上;该第一导电层于该第一绝缘层上;该硬罩幕层于该第一导电层上;以及该第四绝缘层于该硬罩幕层上。27.如申请专利范围第23项所述之半导体装置,更包含一第三绝缘间隔层于第二绝缘间隔层上。图式简单说明:第1A及第1B图系依据本发明之实施例,半导体装置之剖面示意图。第2A及第2B图系依据本发明之实施例,半导体装置之剖面示意图。第3A及第3B图系依据本发明之实施例,半导体装置之剖面示意图。第4A及第4B图系依据本发明之实施例,半导体装置之剖面示意图。第5A及第5B图系依据本发明之实施例,半导体装置之剖面示意图。第6A及第6B图系依据本发明之实施例,半导体装置之剖面示意图。第7A及第7B图系依据本发明之实施例,半导体装置之剖面示意图。第8A及第8B图系依据本发明之实施例,半导体装置之剖面示意图。第9A及第9B图系依据本发明之实施例,半导体装置之剖面示意图。第10A及第10B图系依据本发明之实施例,半导体装置之剖面示意图。 |
