| 主权项 |
1.一种更新控制器,其包含一第一元件、一第二元件以及一第三元件,并回应一库致动信号与一更新致动信号而输出一第一库致动信号、一第二库致动信号以及一延迟的更新致动信号,其中:当该第三元件之一输出信号起作用时,该第一元件延迟输出该库致动信号,而当该第三元件之该输出信号不起作用时,该第一元件输出该库致动信号;当该第一元件之该库致动信号或一输出信号起作用时,该第二元件输出具有一致动状态之一信号,而当该第一元件之该库致动信号与该输出信号不起作用时,该第二元件输出具有一停用状态之该信号;当该第二元件之一输出信号不起作用时,该第三元件输出该更新致动信号,而当该第二元件之该输出信号起作用时,该第三元件保持一先前输出;以及该第一库致动信号系该库致动信号,该第一元件之该输出信号系该第二库致动信号,而该第三元件之该输出信号系该延迟的更新致动信号。2.如申请专利范围第1项之更新控制器,其中该第一元件包括:一延迟电路,其用以延迟输出该库致动信号;以及一多工器,其用以在该第三元件之该输出信号起作用时输出该延迟电路之一输出信号,并用以在该第三元件之该输出信号不起作用时输出该库致动信号。3.如申请专利范围第2项之更新控制器,其中该延迟电路包括串联连接的偶数个反相器。4.如申请专利范围第1项之更新控制器,其中该第一元件包含第一至第三反相器、一延迟电路、一传输闸极以及一时脉反相器,其中:该第一反相器接收该库致动信号;该第二反相器接收该第三元件之该输出信号;该延迟电路接收该库致动信号;该传输闸极之一PMOS闸极接收该第三元件之该输出信号,该传输闸极之一NMOS闸极系连接至该第二反相器之一输出端子,而该传输闸极之一第一源极/汲极系连接至该第一反相器之一输出端子;该时脉反相器之一第一输入端子系连接至该延迟电路之一输出端子,该延迟电路之一第二输入端子系连接至该第二反相器之一输出端子,而该延迟电路之一第三输入端子接收该第三元件之该输出信号;该第三反相器之一输入端子系连接至该传输闸极之一第二源极/汲极端子以及该时脉反相器之一输出端子;以及该第三反相器之一输出信号系该第一元件之该输出信号。5.如申请专利范围第4项之更新控制器,其中该时脉反相器包含一第一PMOS电晶体、一第二PMOS电晶体、一第一NMOS电晶体以及一第二NMOS电晶体,其中:一第一输入系连接至该等第一PMOS与NMOS电晶体之闸极;一第二输入系连接至该第二PMOS电晶体之一闸极;一第三输入系连接至该第二NMOS电晶体之一闸极;一输出系连接至该第一PMOS电晶体之一第一源极/汲极与该第一NMOS电晶体之一第一源极/汲极;该第一PMOS电晶体之一第二源极/汲极系连接至该第二PMOS电晶体之一第一源极/汲极;该第一NMOS电晶体之一第二源极/汲极系连接至该第二NMOS电晶体之一第一源极/汲极;该第二PMOS电晶体之一第二源极/汲极系连接至一高电压源;以及该第二NMOS电晶体之一第二源极/汲极系连接至一低电压源。6.如申请专利范围第1项之更新控制器,其中该第二元件包括一NOR闸极与一反相器,而且其中:该NOR闸极接收该第一元件之该库致动信号与该输出信号;以及该反相器接收该NOR闸极之一输出信号并输出该第二元件之该输出信号。7.如申请专利范围第1项之更新控制器,其中该第三元件包含第一至第五反相器、一传输闸极以及一时脉反相器,而且其中:该第一反相器接收该第二元件之该输出信号;该第二反相器接收该更新致动信号;该第三反相器之一输入端子系连接至该第一反相器之一输出端子;该传输闸极之一PMOS闸极系连接至该第三反相器之一输出端子,该传输闸极之一NMOS闸极系连接至该第一反相器之该输出端子,而该传输闸极之一第一源极/汲极连接至该第二反相器之一输出端子;该第四反相器之一输入端子系连接至该传输闸极之一第二源极/汲极以及该时脉反相器之一输出端子;该时脉反相器之一第一输入端子系连接至该第四反相器之一输出端子,该时脉反相器之一第二输入端子系连接至该第一反相器之该输出端子,而该时脉反相器之一第三输入端子系连接至该第三反相器之该输出端子;以及该第五反相器系连接至该传输闸极之该第二源极/汲极以及该时脉反相器之该输出端子。8.一种更新控制器,其包含一第一元件、一第二元件以及一第三元件,并回应一库致动信号与一更新致动信号而输出一第一库致动信号、一第二库致动信号以及一延迟的更新致动信号,其中:当该第三元件之一输出信号起作用时,该第一元件延迟输出该库致动信号,而当该第三元件之该输出信号不起作用时,该第一元件输出该库致动信号;当该库致动信号转为一作用状态时,该第二元件将其一输出信号转为一致动状态,而当该第一元件之一输出信号变成一停用状态时该第二元件在一预定时间后将该输出信号转为一停用状态;当该第二元件之该输出信号不起作用时,该第三元件输出该更新致动信号,而当该第二元件之该输出信号起作用时,该第三元件保持一先前输出;以及该第一库致动信号系该库致动信号,该第一元件之该输出信号系该第二库致动信号,而该第三元件之该输出信号系该延迟的更新致动信号。9.如申请专利范围第8项之更新控制器,其中该第二元件包括第一与第二延迟电路、一四输入NOR闸极以及一反相器,而且其中:该第一延迟电路接收该库致动信号;该第二延迟电路接收该第一元件之该输出信号;该四输入NOR闸极接收该库致动信号、该第一元件之该输出信号、该第一延迟电路之一输出信号,以及该第二延迟电路之一输出信号;以及该反相器接收该四输入NOR闸极之一输出信号并输出该第二元件之该输出信号。10.一种更新控制器,其包含一第一元件、一第二元件、一第三元件以及一第四元件,并回应一库致动信号与一更新致动信号而输出一第一库致动信号、一第二库致动信号以及一延迟的更新致动信号,其中:该第一元件输出驱动力增加之该库致动信号;当该第四元件之一输出信号起作用时,该第二元件延迟输出该库致动信号,而当该第四元件之该输出信号不起作用时,该第二元件输出驱动力增加之该库致动信号;当该第一元件之一输出信号或该第二元件之一输出信号起作用时,该第三元件输出具有一致动状态之一信号,而当该第一元件之该输出信号与该第二元件之该输出信号不起作用时,该第三元件输出具有停用状态之该信号;当该第三元件之该输出信号不起作用时,该第四元件输出该更新致动信号,而当该第三元件之该输出信号起作用时,该第四元件保持一先前输出;以及该第一元件之该输出信号系该库致动信号,该第二元件之该输出信号系该第二库致动信号,而该第四元件之该输出信号系该延迟的更新致动信号。11.如申请专利范围第10项之更新控制器,其中该第二元件包括第一及第二反相器与一传输闸极,而且其中:该第一反相器接收该库致动信号;该传输闸极之一PMOS闸极接收一高电压源,该传输闸极之一NMOS闸极接收一低电压源,而该传输闸极之一第一源极/汲极接收该第一反相器之一输出信号;该第二反相器之一输入端子连接至该传输闸极之一第二源极/汲极;以及该第二反相器之一输出信号系该第一元件之该输出信号。12.一种更新控制器,其包含一第一元件、一第二元件、一第三元件以及一第四元件,并回应一库致动信号与一更新致动信号而输出一第一库致动信号、一第二库致动信号以及一延迟的更新致动信号,其中:该第一元件输出驱动力增加之该库致动信号;当该第四元件之一输出信号起作用时,该第二元件延迟输出该库致动信号,而当该第四元件之该输出信号不起作用时,该第二元件输出驱动力增加之该库致动信号;当该第一元件之一输出信号转为一作用状态时,该第三元件将一输出信号转为一致动状态,而当该第二元件之一输出信号变成一停用状态时,该第三元件在一预定时间后将一输出信号转为一停用状态;当该第三元件之该输出信号不起作用时,该第四元件输出该更新致动信号,而当该第三元件之该输出信号起作用时,该第四元件保持一先前输出;以及该第一元件之该输出信号系该库致动信号,该第二元件之该输出信号系该第二库致动信号,而该第四元件之该输出信号系该延迟的更新致动信号。图式简单说明:图1为依据本发明之一项具体实施例之一更新控制器之一方块图;图2为依据本发明之一项具体实施例可在该更新控制器中操作的信号之一时序图;图3为说明一缓冲器之一项具体实施例之一电路图;图4为说明一第一延迟单元之一项具体实施例之一电路图;图5为说明一延迟电路之一项具体实施例之一电路图;图6为说明该第一延迟单元之另一项具体实施例之一电路图;图7为说明一时脉反相器之一项具体实施例之一电路图;图8为说明一第二延迟单元之一项具体实施例之一电路图;图9为说明该第二延迟单元之另一项具体实施例之一电路图;以及图10为说明一锁存器之一项具体实施例之一电路图。 |
