系统晶片的双层滙流排架构

摘要

本发明揭露一种系统晶片(SOC)之双层汇流排架构。前述汇流排架构包含：一主汇流排，其经调适以将一微处理器、一影像撷取模组以及一双主控器模组连接至一高密度记忆体；以及一次汇流排，其独立于主汇流排运作且经调适以将前述双主控器模组连接至一高速次记忆体。