| 主权项 |
1.一种多埠记忆体架构,其包括:a)一记忆体阵列;b)复数个埠,其系配置成用以接收及/或发送资料;以及c)复数个埠缓冲器,每一该埠缓冲器系配置成用以发送该资料至该等埠之一或多个及/或从该等埠之一或多个接收该资料,并且所有该等埠缓冲器系配置成(i)在一第一共用滙流排上发送该资料之一第一区块至该记忆体阵列,以及(ii)在一第二共用滙流排上从该记忆体阵列接收该资料之一第二区块。2.如申请专利范围第1项之多埠记忆体架构,其中该记忆体阵列包括复数个记忆体页,每一该记忆体页可由一独特记忆体页位址来识别及/或存取,并且每一该第一及第二资料区块包括该资料之一页。3.如申请专利范围第1项之多埠记忆体架构,其中每一该埠缓冲器包括一读取部分及一写入部分。4.如申请专利范围第4项之多埠记忆体架构,其中该读取部分包括一第一读取线路及一第二读取线路,而该写入部分包括一第一写入线路及一第二写入线路。5.如申请专利范围第1项之多埠记忆体架构,其中该记忆体阵列具有一单一资料写入埠及一单一资料读取埠。6.一种网路交换机,其包括如申请专利范围第1项之多埠记忆体架构。7.如申请专利范围第6项之网路交换机,其中每一该埠缓冲器(i)沿一第一资料路径传输该资料至该埠及(ii)沿一第二资料路径从该埠接收该资料,该等第一及第二资料路径中没有一个路径包括一先进先出(FIFO)记忆体。8.一种将资料写入一记忆体的方法,其包括以下步骤:a)将串列资料转换为n位元宽并列资料,n个资料位元形成一字元;b)缓冲该n位元宽并列资料之一k字元长区块;以及c)实质上同时将该等k*n个资料位元写入该记忆体。9.如申请专利范围第8项之将资料写入一记忆体的方法,其进一步包括识别复数个记忆体位址之一,以实质上同时将所有k*n个资料位元写入该记忆体。10.如申请专利范围第9项之将资料写入一记忆体的方法,其中将串列资料转换为n位元宽并列资料之该步骤系采用一第一频率进行,该缓冲步骤系采用一第二频率进行,以及实质上同时写入该等k*n个资料位元之该步骤系采用一第三频率进行,该第一频率不同于该第三频率。11.一种从一记忆体读取资料的方法,其包括以下步骤:a)实质上同时将k*n个资料位元从该记忆体输出至一k*n元宽滙流排上;b)将该等k*n资料位元转换为n位元宽并列资料;以及c)将该n位元宽并列资料转换为串列资料,以采用外部方式从该记忆体读取该串列资料。12.如申请专利范围第11项之从一记忆体读取资料的方法,其中实质上同时输出该等k*n个资料位元之该步骤包括缓冲该等k*n个资料位元为n位元宽资料之k个字元,n个资料位元形成该等字元之一。13.如申请专利范围第11项之从一记忆体读取资料的方法,其中将该等k*n个资料位元转换为n位元宽并列资料之该步骤进一步包括按顺序偏移n位元宽资料之k个字元至一n位元宽滙流排上,n个资料位元形成该等字元之一。14.如申请专利范围第11项之从一记忆体读取资料的方法,其中将n位元宽并列资料转换为串列资料之该步骤系采用一第一频率进行,将该等k*n个资料位元转换为n位元宽并列资料之该步骤系采用一第二频率进行,以及实质上同时输出该等k*n个资料位元之该步骤系采用一第三频率进行,该第一频率不同于该第三频率。图式简单说明:图1为显示一传统多埠记忆体架构的一图式。图2为显示本多埠记忆体架构之一具体实施例的一图式。图3为显示本多埠记忆体阵列之一较佳实施方案的一图式。图4为一范例性双重缓冲埠缓冲器之一方块图。图5为一范例性单一缓冲埠缓冲器之一方块图。图6为依据本发明之一范例性埠缓冲器写入操作的一时序图。图7为依据本发明之一第二范例性埠缓冲器写入操作的一时序图。图8为依据本发明之一范例性埠缓冲器读取操作的一时序图。图9为依据本发明之一范例性记忆体区块写入操作的一时序图。图10为依据本发明之一范例性记忆体区块读取操作的一时序图。图11为依据本发明之一第二范例性记忆体区块读取操作的一时序图。图12为依据本发明之范例性并列写入及读取暂存器操作的一时序图。 |
