| 主权项 |
1.一种半导体记忆体,系具有丛发模式读出功能,其用以与时脉同步而进行资料的连续读出动作,其特征系具有以下构件:记忆体阵列,其系由复数记忆体元件所构成;同步读出控制电路,其将所输入位址的上方位址作为记忆体储存位址,与前述时脉同步而输出,且将上方位址除外之位址作为丛发位址,与该时脉同步而依序变化而输出;感测放大器,其用以将由该记忆体位址所选择的各个记忆体元件的微小输出讯号放大,形成输出资料而输出;解码器,其用以将丛发位址解码;丛发闩锁,其使已解码的丛发位址与前述时脉同步而闩锁并输出;及页选择器,其保持前述各输出资料,并对应丛发位址,以选择所保持的输出资料。2.一种半导体记忆体,系具有丛发模式读出功能,其用以与时脉同步而进行资料的连续读出动作,其特征系具有以下构件:记忆体阵列,其系由复数记忆体元件所构成;同步读出控制电路,其将所输入位址的上方位址作为记忆体储存位址,与前述时脉同步而输出,且将上方位址除外之位址作为丛发位址,与该时脉同步而依序变化而输出;感测放大器,其用以将由该记忆体位址所选择的各个记忆体元件的微小输出讯号放大,形成输出资料而输出;解码器,其用以将丛发位址解码;丛发闩锁,其使已解码的丛发位址与前述时脉同步而闩锁并输出;页选择器,其保持前述各输出资料,并对应丛发位址,以选择所保持的输出资料;及输出闩锁,其与前述时脉同步,将由前述页选择器所选择的输出资料闩锁而输出。3.如请求项1或2之半导体记忆体,其中前述同步读出控制电路系于从丛发模式开始的讯号起至输出输出资料为止的预先设定的时脉数为N时,从N-1的时脉时间起,与前述时脉同步而进行丛发位址的增加动作。4.一种半导体记忆体,系具有丛发模式读出功能,其用以与时脉同步而进行资料的连续读出动作,其特征系具有以下构件:记忆体阵列,其系由复数记忆体元件所构成;同步读出控制电路,其将所输入位址的上方位址作为记忆体储存位址,与前述时脉同步而输出,且将上方位址除外之位址作为丛发位址,与该时脉同步而依序变化而输出;感测放大器,其用以将由该记忆体位址所选择的各个记忆体元件的微小输出讯号放大,形成输出资料而输出;解码器,其用以将丛发位址解码;丛发闩锁,其使已解码的丛发位址与前述时脉同步而闩锁而输出;页选择器,其保持前述各输出资料,并对应丛发位址,以选择所保持的输出资料;及输出闩锁,其与前述时脉同步,将由前述页选择器所选择的输出资料闩锁而输出;在前述丛发闩锁及解码器,利用由主部及子部所构成之正反器形成该闩锁,在解码器前段配置主部,在解码器后段配置子部,以形成复合电路。5.如请求项4之半导体记忆体,其中前述同步读出控制电路系于从丛发模式开始的讯号起至输出输出资料为止的预先设定的时脉数为N时,从N-1的时脉时间起,与前述时脉同步,进行丛发位址的增加动作。6.如请求项5之半导体记忆体,其中前述复合电路中,解码器将闩锁于主部的丛发位址解码,子部将该已解码的丛发位址闩锁。7.如请求项6之半导体记忆体,其中具有输出位址的切换功能,其于前述复合电路为丛发读出模式时,输出丛发位址,于非同步读出模式时,直接输出下方位址。8.一种记忆体的位址控制电路,其特征系:藉由读出切换讯号、时脉讯号、与该时脉同步之同步位址讯号、从外部输入之非同步位址讯号而动作;读出切换讯号为同步读出模式时,选择前述同步位址讯号,在正反器的主部,利用前述时脉讯号将前述同步位址讯号闩锁,使解码器将已闩锁的同步位址解码,以在前述正反器的子部利用前述时脉讯号将该已解码的同步位址讯号闩锁,此外,读出切换讯号为非同步读出模式时,前述正反器为导通状态,前述解码器将前述非同步位址解码而输出,在解码器前段配置正反器的主部,在解码器后段配置子部,以形成复合电路。9.如请求项8之位址控制电路,其中在前述复合电路中,解码器将已闩锁于主部的同步位址解码,子部将该已解码的同步位址闩锁。10.如请求项9之位址控制电路,其中具有输出位址的切换功能,其使前述复合电路为同步读出模式时,输出同步位址,为非同步读出模式时,直接输出非同步位址。图式简单说明:图1系显示本发明第一及第二实施形态之快闪记忆体一构成例的区块图。图2系图1之半导体记忆体之动作例的时序图。图3系显示第二实施形态之闩锁/解码器电路一构成例的区块图。图4系显示以往之快闪记忆体构成的区块图。图5系显示图4之快闪记忆体之动作例的时序图。图6系显示图4之快闪记忆体之动作例的时序图。 |
