| 主权项 |
1.一种熔丝电路,提供可预期的总阻抗,用以多次循环地烧录,该熔丝电路,包括:复数熔丝阶,以串联方式排列,每一熔丝阶,包括:一第一及第二连接节点;一熔丝,耦接于该第一及第二连接节点之间;一第一电阻,其第一端耦接该第一节点;以及一第二电阻,其第一端耦接该第二节点;其中,该第一及第二电阻之第二端分别耦接一第三及第四连接节点,该第三及第四连接节点分别为下一个熔丝阶的第一及第二连接节点。2.如申请专利范围第1项所述之熔丝电路,其中,该熔丝系为一单次可烧录熔丝(one time programmable fuse)。3.如申请专利范围第1项所述之熔丝电路,其中,该熔丝系为一可复式熔丝(poly fuse)。4.如申请专利范围第1项所述之熔丝电路,其中,在一预设连接节点对之一总阻抗系为可预期的。5.如申请专利范围第4项所述之熔丝电路,其中,当下一个熔丝阶耦接在该第三及第四连接节点时,在该第一及第二连接节点具有一固定阻抗。6.如申请专利范围第4项所述之熔丝电路,其中,每一熔丝阶中的该第一及第二电阻具有大致相同。7.如申请专利范围第5项所述之熔丝电路,其中,所有熔丝阶中的熔丝具有大致相同的阻抗。8.如申请专利范围第5项所述之熔丝电路,其中,至少一熔丝阶中的熔丝具有大致相同的阻抗。9.如申请专利范围第1项所述之熔丝电路,其中,当每一熔丝阶中的熔丝被烧录时,一原始熔丝阶中的二连接节点的总阻抗的增加系为可预期的。10.如申请专利范围第9项所述之熔丝电路,其中,每一熔丝阶中的熔丝系为一单次可烧录可复式熔丝(one-time programmable poly fuse)。11.如申请专利范围第1项所述之熔丝电路,其中,该第一及第二电阻系为N型或是P型扩散熔丝(diffusionfuse)。12.一种熔丝电路,提供可预期的总阻抗,用以多次循环地烧录,该熔丝电路,包括:复数熔丝阶,以串联方式排列,每一熔丝阶,包括:一第一及第二连接节点;一单次可烧录熔丝,耦接于该第一及第二连接节点之间;一第一电阻,其第一端耦接该第一节点;以及一第二电阻,其第一端耦接该第二节点;其中,该第一及第二电阻之第二端分别耦接一第三及第四连接节点,该第三及第四连接节点分别为该第一及第二连接节点的下一个熔丝阶;其中,在每次循环烧录后,在该熔丝阶中的一起始的熔丝阶的该第一及第二连接节点之间所测量到一总阻抗値系可预期的。13.如申请专利范围第12项所述之熔丝电路,其中,该单次可烧录熔丝系为一可复式熔丝。14.如申请专利范围第12项所述之熔丝电路,其中,每一熔丝阶中的该第一及第二电阻系为相同的。15.如申请专利范围第12项所述之熔丝电路,其中,该第一及第二电阻系为N型或P型扩散熔丝。16.一种熔丝阵列,利用单次可烧录熔丝,用以多次循环地烧录,该熔丝阵列,包括:一熔丝单元,具有复数位元,其可有效的被烧录;以及一标帜位元集合,利用至少一单次可烧录熔丝;其中,在该标帜位元集合中的每一标帜位元系对应于该熔丝单元中的一位元,当该标帜位元集合中的一标帜位元为一烧录状态时,则相对应之位元会在一循环烧录中被烧录。17.一种熔丝阵列,利用单次可烧录熔丝,用以多次循环地烧录,该熔丝阵列,包括:一第一数量的熔丝区段,每一区段具有一位元总数,用以有效地烧录单次可烧录熔丝;以及一标帜位元集合,利用一第二数量的单次可烧录熔丝;其中,在该标帜位元集合中的每一标帜位元对应每个熔丝区段相结合,并且当该标帜位元集合中的一标帜位元为一烧录状态时,则在一预定的循环烧录下,烧录相对应的区段。18.一种熔丝电路,提供可预期的总阻抗,用以多次循环地烧录,该熔丝电路,包括:至少一熔丝阶,每一熔丝阶,包括:一第一及第二连接节点;一熔丝,耦接于该第一及第二连接节点之间;一第一电阻,其第一端耦接该第一节点;一第二电阻,其第一端耦接该第二节点;以及一第三及第四连接节点,分别耦接该第一及第二电阻之第二端;以及一终端熔丝,耦接于最后一个熔丝阶的第三及第四连接节点之间;其中,当该熔丝电路具有复数熔丝阶时,该等熔丝阶系以串联方式排列,每一熔丝阶之第三及第四节点分别为下一个熔丝阶的第一及第二连接节点。图式简单说明:第1图本发明之叠缩熔丝电路之一实施例。第2图显示第1图的叠缩熔丝电路的熔丝烧录。第3图显示本发明之利用OTP熔丝作为MTP熔丝的熔丝阵列之一实施例。第4图显示本发明之使用单一位元单元熔丝阵列以达到多次烧录的另一实施例。 |
