静态随机存取记忆体之结构及其制造方法

摘要

一种静态随机存取记忆体(Static Random Access Memory；SRAM)之结构及其制造方法。本发明之SRAM晶胞为一种N型主动区(Active Region)与P型主动区间之复晶矽层上并无接触插塞(Contact Plug)之SRAM，例如分离字元线SRAM(Split WordLine SRAM；SWL SRAM)，且此SRAM之负载电晶体与驱动电晶体系以翼状场效电晶体(Fin Field Effect Transistor；FinFET)等技术来形成。在同一制程能力下，本发明可有效缩小SRAM晶胞尺寸，并藉以增加有效主动区面积而提升SRAM之效能。

主权项

1.一种静态随机存取记忆体(Static Random Access Memory; SRAM)之结构,至少包括: 一负载电晶体;以及 一驱动电晶体,其中该驱动电晶体与该负载电晶体 以一间距排列于一绝缘层上之矽(Silicon On Insulator; SOI)层上。 2.如申请专利范围第1项所述之静态随机存取记忆 体之结构,其中该静态随机存取记忆体为分离字元 线(Split Word Line;SWL)静态随机存取记忆体。 3.如申请专利范围第1项所述之静态随机存取记忆 体之结构,其中该静态随机存取记忆体为具有8个 电晶体之静态随机存取记忆体。 4.如申请专利范围第1项所述之静态随机存取记忆 体之结构,其中该静态随机存取记忆体为内容可编 址记忆体(Content-Addressable Memory;CAM)静态随机存取 记忆体。 5.如申请专利范围第1项所述之静态随机存取记忆 体之结构,其中该负载电晶体为P通道金氧半导体(P -channel Metal Oxide Semiconductor;PMOS)且该驱动电晶体为 N通道金氧半导体(N-channel Metal Oxide Semiconductor;NMOS) 。 6.一种静态随机存取记忆体之制造方法,至少包括: 提供一负载电晶体; 提供一驱动电晶体;以及 以一间距排列该驱动电晶体与该负载电晶体于一 SOI层上。 7.如申请专利范围第6项所述之静态随机存取记忆 体之制造方法,其中该静态随机存取记忆体为分离 字元线静态随机存取记忆体。 8.如申请专利范围第6项所述之静态随机存取记忆 体之制造方法,其中该静态随机存取记忆体为具有 8个电晶体之静态随机存取记忆体。 9.如申请专利范围第6项所述之静态随机存取记忆 体之制造方法,其中该静态随机存取记忆体为CAM静 态随机存取记忆体。 10.如申请专利范围第6项所述之静态随机存取记忆 体之制造方法,其中该负载电晶体为PMOS且该驱动 电晶体为NMOS。 11.一种静态随机存取记忆体之结构,至少包括: 一闸极,为一负载电晶体与一驱动电晶体所共用, 其中该负载电晶体与该驱动电晶体间具有一间距; 一闸极导电层,该闸极导电层之一端电性连接至该 闸极; 一负载电晶体之汲极与一负载电晶体之源极,位于 该闸极导电层之相异侧,且该负载电晶体之汲极与 该负载电晶体之源极间以贯穿该闸极导电层之一 第一通道区相连接,而该第一通道区与该闸极导电 层间系电性绝缘;以及 一驱动电晶体之汲极与一驱动电晶体之源极,位于 该闸极导电层之相异侧,且该驱动电晶体之汲极与 该驱动电晶体之源极间以贯穿该闸极导电层之一 第二通道区相连接,而该第二通道区与该闸极导电 层间系电性绝缘。 12.如申请专利范围第11项所述之静态随机存取记 忆体之结构,其中该静态随机存取记忆体为分离字 元线静态随机存取记忆体。 13.如申请专利范围第11项所述之静态随机存取记 忆体之结构,其中该静态随机存取记忆体为具有8 个电晶体之静态随机存取记忆体。 14.如申请专利范围第11项所述之静态随机存取记 忆体之结构,其中该静态随机存取记忆体为CAM静态 随机存取记忆体。 15.如申请专利范围第11项所述之静态随机存取记 忆体之结构,其中该负载电晶体为PMOS且该驱动电 晶体为NMOS。 16.如申请专利范围第11项所述之静态随机存取记 忆体之结构,其中该负载电晶体之汲极、该负载电 晶体之源极、该驱动电晶体之汲极、该驱动电晶 体之源极、该第一通道区、与该第二通道区上更 具有一硬罩幕层。 17.如申请专利范围第11项所述之静态随机存取记 忆体之结构,其中该第一通道区与该第二通道区之 形状为翼状(Fin)。 18.一种静态随机存取记忆体之制造方法,至少包括 : 提供一基材; 形成一负载电晶体之汲极、一负载电晶体之源极 、一第一通道区、一驱动电晶体之汲极、一驱动 电晶体之源极、与一第二通道区于该基材上,其中 该负载电晶体之源极与该驱动电晶体之源极间,以 及该负载电晶体之汲极与该驱动电晶体之汲极间 具有一间距;以及 形成一闸极导电层与一闸极位于该基材上,且该闸 极导电层之一端电性连接至该闸极,其中该负载电 晶体之汲极与该负载电晶体之源极位于该闸极导 电层之相异侧、该负载电晶体之汲极与该负载电 晶体之源极间以贯穿该闸极导电层之该第一通道 区相连接、该第一通道区与该闸极导电层间系电 性绝缘、该驱动电晶体之汲极与该驱动电晶体之 源极位于该闸极导电层之相异侧、该驱动电晶体 之汲极与该驱动电晶体之源极间以贯穿该闸极导 电层之该第二通道区相连接、且该第二通道区与 该闸极导电层间系电性绝缘。 19.如申请专利范围第18项所述之静态随机存取记 忆体之制造方法,其中该静态随机存取记忆体为分 离字元线静态随机存取记忆体。 20.如申请专利范围第18项所述之静态随机存取记 忆体之制造方法,其中该静态随机存取记忆体为具 有8个电晶体之静态随机存取记忆体。 21.如申请专利范围第18项所述之静态随机存取记 忆体之制造方法,其中该静态随机存取记忆体为CAM 静态随机存取记忆体。 22.如申请专利范围第18项所述之静态随机存取记 忆体之制造方法,其中更包括形成一硬罩幕层于该 负载电晶体之汲极、该负载电晶体之源极、该驱 动电晶体之汲极、该驱动电晶体之源极、该第一 通道区、与该第二通道区上。 23.如申请专利范围第18项所述之静态随机存取记 忆体之制造方法,其中该第一通道区与该第二通道 区之形状为翼状。 图式简单说明: 第1图系绘示习知分离字元线SRAM单位晶胞之电路 图。 第2图系绘示习知分离字元线SRAM单位晶胞之平面 示意图。 第3图系绘示第2图中沿着a-a'剖面线所形成的剖面 示意图。 第4图系绘示依照本发明一较佳实施例的一种SRAM 单位晶胞之平面示意图。 第5图系绘示第4图中沿着b-b'剖面线所形成的剖面 示意图。 第6图系绘示第4图中的PMOS电晶体PU-1与NMOS电晶体PD -1之立体示意图。