| 主权项 |
1.一种半导体记忆装置,系将非挥发性之第1记忆体 和具有随机存取功能之第2记忆体收纳在1个封装 内,可以进行第1记忆体和第2记忆体间之内部资料 转送之半导体装置,其特征为: 上述第2记忆体具有用来控制内部资料转送之内部 转送用之控制信号,及用来控制外部CPU和第2记忆 体间之资料转送之外部转送用之控制信号; 上述第2记忆体内藏有控制器,用来控制对上述第1 和第2记忆体之资料存取; 该控制器在内部资料转送中,当有来自外部CPU之对 第2记忆体之存取要求时,便控制上述内部转送用 之控制信号,用来中断其内部资料转送。 2.如申请专利范围第1项之半导体记忆装置,其中, 上述控制器在内部资料转送之中断时,对外部CPU输 出信号,要求等待进行存取。 3.如申请专利范围第1项之半导体记忆装置,其中, 上述控制器在内部资料转送之中断时,保持中断时 之位址,并在内部资料转送之再开始时,从该被保 持之位址起开始转送。 4.如申请专利范围第1项之半导体记忆装置,其中, 上述控制器在内部资料转送之中断中,当在指定时 间没有从外部CPU对第2记忆体进行存取时,就再开 始中断中之内部资料转送。 5.如申请专利范围第1项之半导体记忆装置,其中, 上述控制器具备有收纳机构,用来收纳表示来自外 部CPU之内部资料转送之中断命令之位元。 6.如申请专利范围第1至5项中任一项之半导体记忆 装置,其中,将上述第2记忆体之记忆体区域分割成 为多个组。 7.如申请专利范围第1至5项中任一项之半导体记忆 装置,其中,上述第2记忆体是具有双埠功能之记忆 体。 8.如申请专利范围第1项之半导体记忆装置,其中, 上述控制器在电源接通时,将被收纳在上述第1记 忆体之指定之资料,自动地转送到上述第2记忆体 之指定之区域。 9.如申请专利范围第8项之半导体记忆装置,其中, 上述控制器收纳与上述指定之资料有关之转送源 位址、转送对象位址和转送资料数。 10.如申请专利范围第8项之半导体记忆装置,其中, 上述第1记忆体之记忆体区域被分割成为多个扇区 ,并在每一个扇区设有旗标,用来表示该扇区是否 包含有在电源接通时被自动转送之资料。 11.如申请专利范围第8项之半导体记忆装置,其中, 在上述第2记忆体需要资料保持用之复新动作,且 该复新动作只对特定之区域实施之情况时, 和上述第2记忆体之用以收纳电源接通时被自动转 送之资料之区域,被自动地设定在用以实施上述复 新动作之特定之区域。 图式简单说明: 图1是本发明之半导体记忆装置之构造图(实施形 态1)。 图2表示半导体记忆装置之MCP构造。 图3(a)-(d)系用来说明半导体记忆装置之内部转送 之中断动作之图。 图4(a)-(d)系用来说明半导体记忆装置之内部转送 之再开始动作之图。 图5系用来说明实施形态2之半导体记忆装置之内 部悬置位元之图。 图6是具备有2个组之虚拟SRAM之本发明之半导体记 忆装置之构造图(实施形态3)。 图7是具备有双埠虚拟SRAM之本发明之半导体记忆 装置之构造图(实施形态4)。 图8系用来说明被设在快闪记忆体之各个扇区之旗 标,用来表示被收纳在扇区之资料是否为启动码。 |
