比特平面并行的率失真优化截取内嵌码块编码装置

摘要

本发明涉及一种比特平面并行的率失真优化截取内嵌码块编码结构。该结构包括小波变换器，小波系数输出器，外部存储器，并行比特平面编码器，并行缓冲器，复选器，算术编码器。小波变换器对图像进行小波变换得到小波系数，存入到外部存储器，小波系数输出器读出小波系数送给并行的各个比特平面编码器，组织该系数在对应平面的状态变量值，存储到对应的片内双端口存储器中，按照编码要求生成上下文和数据信息，存放到每个平面对应的上下文缓冲器中，各缓冲器中的上下文和数据通过复选器合输出到算术编码器进行压缩编码，产生压缩码流提供给后续编码模块进行优化截取，形成标准码流。可用于对各种数字设备的图像压缩编码及视频数据的网络传输等领域。

主权项

1.一种比特平面并行的率失真优化截取内嵌码块编码装置，其特征在于包括：小波变换器，用于将原始图像数据进行离散小波变换，并将变换系数写入外部存储器；外部存储器，用于存储小波变换系数；小波系数输出器，用于按分辨率递增顺序读出小波系数，每四个点为一个条带，并输出到各并行比特平面编码器；并行比特平面编码器，用于将小波系数输出器输出的各条带同时进行比特平面编码和状态变量的组织，并对状态变量同时进行更新；并行缓冲器，用于寄存从各并行比特平面编码器输入的上下文信息，并依次读出该上下文信息；复选器，用于把从各并行缓冲器输入的多个上下文信息进行选择输出；算术编码器，用于对从复选器输入的上下文信息进行压缩编码并输出压缩码流。