| 发明名称 | 半导体器件 | ||
| 摘要 | 一种抑制水分浸入芯片的半导体器件，具备：第1绝缘膜；在上述第1绝缘膜内形成的第1布线；在上述第1布线和上述第1绝缘膜上形成的层间绝缘膜；在上述层间绝缘膜内形成并介以第1连接部与上述第1布线导通的第2布线；在上述第2布线和上述层间绝缘膜上形成的钝化膜。上述第1绝缘膜、钝化膜的至少一方是以SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜，上述层间绝缘膜为低介电常数膜。 | ||
| 申请公布号 | CN1262003C | 申请公布日期 | 2006.06.28 |
| 申请号 | CN01125722.9 | 申请日期 | 2001.08.23 |
| 申请人 | 株式会社东芝 | 发明人 | 松永範昭 |
| 分类号 | H01L23/52(2006.01);H01L21/768(2006.01);H01L21/31(2006.01) | 主分类号 | H01L23/52(2006.01) |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 王永刚 |
| 主权项 | 1、一种半导体器件，其特征是具备：第1绝缘膜；上述第1绝缘膜内形成的第1布线；上述第1布线和上述第1绝缘膜上形成的第2绝缘膜，上述第2绝缘膜包括相对介电常数不超过3的低介电常数膜；形成于上述第2绝缘膜内的第2布线，上述第2布线的一部分埋入上述低介电常数膜并介以第1连接部与上述第1布线导通；和上述第2布线和上述第2绝缘膜上作为层间绝缘膜或钝化膜而形成的第3绝缘膜，上述第3绝缘膜覆盖上述第2布线，以及上述第1、第3绝缘膜的至少一方是主要由SiON构成的膜、或者是主要由SiN构成的膜、或者是分别主要由SiON或SiN构成的膜所形成的叠层膜。 | ||
| 地址 | 日本东京都 | ||