用于优化数据传送的硬知识产权块设计的技术

摘要

提供了用于在可编程逻辑集成电路上实现HIP块中数据传送接口的信道对准的技术。该HIP块信道对准逻辑可使用减少数量的并行数据路径来运行，它消耗少得多的逻辑资源。此外，HIP块信道对准逻辑电路可串行地在较高HIP内核时钟速率上进行处理，从而减少了锁定等待延迟时间。提供了用于以可编程逻辑电路实现所传送数据的出错处理的技术。可编程逻辑电路可被配置成实现适用于任何应用程序的错误产生和出错监视功能。或者，逻辑元件可被配置成执行用于不需要出错处理的应用程序的其它功能。集成电路上数据和时钟信号之间的相位偏差通过将时钟信号连同数据信号路由到每个电路块而减少。

主权项

1.一种包括设计成在并行数据信道上传送数据的硬知识产权(HIP)块的可编程逻辑集成电路，所述硬知识产权块包括：过采样器，减少第一个并行数据信道集中时钟信号和数据之间的时钟脉冲相位偏差；与所述过采样器耦合的降频转换器，将所述数据从第一个并行数据信道集传送到第二个并行数据信道集，所述第二个并行数据信道集具有的并行数据信道比第一个集少；以及与所述降频转换器耦合的信道对准块，对准所述第二个并行数据信道集上的相应数据比特。