电路设计中用以修正保持时间违规之方法与装置

摘要

为修正保持时间违规，首先针对每一时序限制集合，对一电路设计实施时序分析，以确定彼时序限制集合之每一信号路径之设置松弛及保持松弛。一信号路径之松弛表示彼信号路径之时序裕量或时间违规量。识别并保留具有保持时间违规之信号路径(或「保持路径」)，并抛弃无保持时间违规之其他信号路径。对于每一保持路径，识别与保留具有至少一个与该保持路径共用之节点之信号路径。可切断具有较大设置松弛之相关设置路径。然后依据该等保持路径之保持松弛及相关设置路径之设置松弛，修正保持路径之保持时间违规。