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Estructura de alta capacidad y baja resistencia serie equivalente en tecnología integrada CMOS estándar. La presente invención consiste en una estructura modular de elevada densidad capacitiva y baja resistencia serie equivalente implementada en tecnología CMOS estándar, para su aplicación en el ámbito de los circuitos integrados, en particular para los subcircuitos de gestión de potencia dentro de un chip. La estructura capacitiva propuesta está formada por uno o más condensadores basados en transistores MOSFET con terminales de drenador y fuente cortocircuitados, que presentan unas dimensiones óptimas con objeto de exhibir un ESR mínima. Relacionado con dicha estructura, se describe asimismo un procedimiento de diseño para la obtención por parte de la estructura de una cierta impedancia objetivo a una frecuencia de operación, con la mínima ocupación de área de silicio.
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