| 摘要 |
<p>Устройство, преобразующее последовательный код «Манчестер 2» в параллельный код относится к вычислительной технике и предназначено для приема информации, передаваемой по высоконадежным сверхскоростным каналам связи, представленной в последовательном фазоманипулированном коде «Манчестер-2» разрядностью от 2-х до 32-х и декодирования ее в параллельный код, в режиме реального времени. Техническим результатом предполагаемой полезной модели является расширение спектра разрядности принимаемой информации. Устройство, преобразующее код «Манчестер 2» в параллельный код, состоящее, из декодера, блока распараллеливания и 20-ти разрядного параллельного регистра, где первый и второй выходы декодера соединены с первыми и вторым входами блока распараллеливания, первый и второй выходы которого соединены с первым и вторым входами регистра, входом устройства является вход декодера, выходами - первый выход декодера, второй выход блока распараллеливания и выход регистра, а блок распараллеливания состоит из двух инверторов, двадцати двух элементов 2-ИЛИ-НЕ, двадцати двух D-триггеров и элемента 3-ИЛИ-НЕ, вход первого инвертора является первым входом блока распараллеливания, выход первого инвертора соединен с первым входом первого элемента 2-ИЛИ-НЕ, выход которого соединен с информационным входом первого D-триггера, выход второго элемента 2-ИЛИ-НЕ соединен с информационным входом второго D-триггера и т. д., выход двадцать второго элемента 2-ИЛИ-НЕ соединен с информационным входом двадцать второго D-триггера, инверсный выход первого D-триггера соединен с первым входом второго элемента 2-ИЛИ-НЕ, инверсный выход второго D-триггера </p>
<p>соединен с первым входом третьего элемента 2-ИЛИ-НЕ и т.д., инверсный выход двадцать первого D-триггера соединен с первым входом двадцать второго элемента 2-ИЛИ-НЕ, прямой выход первого D-триггера соединен со вторым входом элемента 3-ИЛИ-НЕ, инверсный выход двадцать второго D-триггера соединен с первым входом элемента 3-ИЛИ-НЕ и входом второго инвертора, выход которого соединен со вторыми входами всех элементов 2-ИЛИ-НЕ, входы синхронизации всех D-триггеров и третий вход элемента 3-ИЛИ-НЕ подключены ко второму входу блока распараллеливания; прямые выходы D-триггеров со второго по двадцать первый образуют выходную двадцатиразрядную шину, которая является первым выходом блока распараллеливания, вторым выходом которого является выход элемента 3-ИЛИ-НЕ, отличающееся тем, что разрядность параллельного регистра увеличена с 20-ти до 32-х, и в принципиальную схему блока распараллеливания введены дополнительно 12 элементов 2-ИЛИ-НЕ, 12 D-триггеров и 32-х разрядный мультиплексор с адресной шиной таким образом, что инверсный выход двадцать второго D-триггера соединен с первым входом двадцать третьего элемента 2-ИЛИ-НЕ, инверсный выход двадцать третьего D-триггера соединен с первым входом двадцать четвертого элемента 2-ИЛИ-НЕ и т.д., инверсный выход тридцать третьего D-триггера соединен с первым входом тридцать четвертого элемента 2-ИЛИ-НЕ, выход двадцать третьего элемента 2-ИЛИ-НЕ соединен с информационным входом двадцать третьего D-триггера и т.д., выход тридцать четвертого элемента 2-ИЛИ-НЕ соединен с информационным входом тридцать четвертого D-триггера, второй вход каждого вновь введенного элемента 2-ИЛИ-НЕ соединен с выходом второго инвертора; вход синхронизации каждого вновь введенного D-триггера подключен ко второму входу блока распараллеливания, инверсные выходы D-триггеров с третьего по </p>
<p>тридцать четвертый, соединены соответственно с первым, вторым и т.д. до тридцать второго информационными входами мультиплексора, выход которого соединен с первым входом элемента 3-ИЛИ-НЕ и входом второго инвертора, за счет вновь введенных 12-ти D-триггеров и 12-ти элементов 2-ИЛИ-НЕ разрядность выходной шины блока распараллеливания увеличена с 20-ти до 32-х, кроме того, вход адресной шины мультиплексора является третьим входом блока распараллеливания.</p> |
