发明名称 半导体元件及其制造方法
摘要 一种半导体元件的制造方法,此方法系先提供一包括有记忆胞区与高压电路区的基底。然后,在基底的两个区域中形成第一、第二源极/汲极区。接着,在基底上依序形成氧化层、第一导电层以及顶盖层。之后,于记忆胞区中定义出浮置闸极,并移除高压电路区中之顶盖层与第一导电层。接下来,增厚暴露出来的氧化层。继而,移除顶盖层,再于暴露的浮置闸极表面形成阻障层。之后,在基底上形成第二导电层,并且于高压电路区中定义出闸极,于记忆胞区中定义出控制闸极。本发明将记忆胞与高压元件之制程结合在一起之方法不需增加光罩数,因此能缩短制造流程,降低制造成本。
申请公布号 TWI254449 申请公布日期 2006.05.01
申请号 TW094102414 申请日期 2005.01.27
申请人 联华电子股份有限公司 发明人 李文芳;徐尉伦;林育贤
分类号 H01L27/112 主分类号 H01L27/112
代理机构 代理人 詹铭文 台北市中正区罗斯福路2段100号7楼之1;萧锡清 台北市中正区罗斯福路2段100号7楼之1
主权项 1.一种半导体元件的制造方法,包括: 提供一基底,该基底包括有一记忆胞区以及一高压 电路区; 在该记忆胞区之该基底中形成一第一源极/汲极区 ,并且在该高压电路区之该基底中形成一第二源极 /汲极区; 在该基底上依序形成一氧化层、一第一导电层以 及一顶盖层; 图案化该顶盖层以及该第一导电层,以于该记忆胞 区中定义出一浮置闸极,并移除该高压电路区中之 该顶盖层与该第一导电层; 进行一氧化制程,以使暴露出的该氧化层增厚; 移除该顶盖层; 在暴露的该浮置闸极表面形成一阻障层; 在该基底上形成一第二导电层,覆盖住该氧化层以 及该阻障层;以及 图案化该第二导电层,以于该高压电路区中定义出 一闸极,并于该记忆胞区中定义出一控制闸极。 2.如申请专利范围第1项所述之半导体元件的制造 方法,其中于形成该第一与第二源极/汲极区之前, 更包括在该基底中形成一高压井区。 3.如申请专利范围第1项所述之半导体元件的制造 方法,其中形成在该第一导电层底下之该氧化层的 厚度是介于50埃至150埃。 4.如申请专利范围第1项所述之半导体元件的制造 方法,其中增厚的该氧化层厚度是介于700埃至1000 埃。 5.如申请专利范围第1项所述之半导体元件的制造 方法,其中增厚的该氧化层系覆盖住该浮置闸极之 侧壁。 6.如申请专利范围第1项所述之半导体元件的制造 方法,其中该氧化制程包括一热氧化制程。 7.如申请专利范围第1项所述之半导体元件的制造 方法,其中该阻障层之材质包括氧化矽。 8.如申请专利范围第1项所述之半导体元件的制造 方法,其中该控制闸极之尺寸系大于该浮置闸极之 尺寸。 9.一种半导体元件的制造方法,包括: 提供一基底,该基底包括有一记忆胞区、一高压电 路区以及一低压电路区; 在该记忆胞区之该基底中形成一第一源极/汲极区 ,并且在该高压电路区之该基底中形成一第二源极 /汲极区; 在该基底上依序形成一氧化层、一第一导电层以 及一顶盖层; 图案化该顶盖层以及该第一导电层,以于该记忆胞 区中定义出一浮置闸极,并移除该高压电路区中之 该顶盖层与该第一导电层,且保留下该低压电路区 中之该顶盖层与该第一导电层; 进行一氧化制程,以使暴露出来的该氧化层增厚; 移除该顶盖层; 移除该低压电路区中之该第一导电层以及该氧化 层; 在该浮置闸极之暴露的表面形成一阻障层,并于该 低压电路区中之该基底上形成一闸绝缘层; 在该基底上形成一第二导电层,覆盖住该闸绝缘层 、该氧化层以及该阻障层;以及 图案化该第二导电层,以于该记忆胞区中定义出一 控制闸极,于该高压电路区中定义出一第一闸极, 并于该低压电路区中定义出一第二闸极。 10.如申请专利范围第9项所述之半导体元件的制造 方法,其中于形成该第一与第二源极/汲极之前,更 包括在该记忆胞区以及该高压电路区之该基底中 形成一高压井区。 11.如申请专利范围第9项所述之半导体元件的制造 方法,其中形成在该第一导电层底下之该氧化层的 厚度是介于50埃至150埃。 12.如申请专利范围第9项所述之半导体元件的制造 方法,其中增厚的该氧化层厚度是介于700埃至1000 埃。 13.如申请专利范围第9项所述之半导体元件的制造 方法,其中增厚的该氧化层系覆盖住该浮置闸极之 侧壁。 14.如申请专利范围第9项所述之半导体元件的制造 方法,其中该阻障层之材质系与该闸绝缘层之材质 相同。 15.如申请专利范围第9项所述之半导体元件的制造 方法,其中该控制闸极之尺寸系大于该浮置闸极之 尺寸。 16.如申请专利范围第9项所述之半导体元件的制造 方法,其中于形成该第二闸极之后,更包括在该低 压电路区之该基底中形成一第三源极/汲极区。 17.如申请专利范围第9项所述之半导体元件的制造 方法,其中该氧化制程包括一热氧化制程。 18.一种半导体元件,包括: 一基底,该基底具有一记忆胞区以及一高压电路区 ; 一第一源极/汲极区,配置在该记忆胞区之该基底 中; 一第二源极/汲极区,配置在该高压电路区之该基 底中; 一第一闸绝缘层,配置在该记忆胞区中的该基底上 ; 一第二闸绝缘层,配置在该高压电路区中的该基底 上,其中该第二闸绝缘层之厚度系大于该第一闸绝 缘层之厚度; 一浮置闸极,位于该第一闸绝缘层上; 一控制闸极,位于该浮置闸极上方,其中该控制闸 极之尺寸系大于该浮置闸极之尺寸; 一阻障层,配置于该浮置闸极与该控制闸极之间; 以及 一闸极,配置在该第二闸绝缘层上。 19.如申请专利范围第18项所述之半导体元件,其中 该第一源极/汲极区与该第二源极/汲极之深度以 及浓度皆相同。 20.如申请专利范围第18项所述之半导体元件,其中 该基底更包括一低压电路区,且该低压电路区中包 括配置有多数个低压元件。 图式简单说明: 图1A至图1G是依照本发明之一较佳实施例的一种半 导体元件之制造流程剖面示意图。 图2是依照本发明之一较佳实施例的一种半导体元 件之构造剖面图。
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