| 主权项 |
1.一种用以形成一线路层上复数条实质上平行之 线路的布局方法,该线路在一记忆体阵列区中具有 至少一连接孔,该连接孔用以连接至另一线路层上 的线路,该方法包含下列步骤: 形成复数条线路成具相同间隔,且该复数条线路具 相同宽度及一定同点间距;及 形成该至少一连接孔于该两相邻线路之间。 2.如申请专利范围第1项之布局方法,其中更包含以 一线路图案中一连接线路覆盖该至少一连接孔的 步骤。 3.如申请专利范围第1项之布局方法,其中该L/S比为 1,其中L代表该复数条线路之宽度,而S代表任两相 邻线路间之线路间隔。 4.如申请专利范围第2项之布局方法,其中一长度方 向平行于该复数条线路之长度方向的细缝在一微 影制程期间形成于该连接线路之一中央处。 5.如申请专利范围第4项之布局方法,其中该细缝有 一宽度,且该宽度足使该细缝不为一光阻所感知。 6.如申请专利范围第2项之布局方法,其中该延伸于 两相邻线路整个长度上的连接线路为一粗线,且该 粗线覆盖该两连接孔,该两连接孔在该连接线路之 一中央线上侧向互靠而立。 7.如申请专利范围第6项之布局方法,其中一细缝在 一微影制程期间形成于该连接线路之一中央处,该 细缝之一长度方向平行于该复数条线路之长度方 向,并具有一不为一光阻感知之宽度。 图式简单说明: 第1图说明一标的记忆体阵列区中包含一感测放大 器部份及一次字(Sub-word)驱动部份之电路范例; 第2图说明该标的记忆体中一包含一传输闸部份之 电路范例; 第3图说明一记忆体阵列区中一已知布局范例; 第4图为第3图中感测放大器之布局的部份放大图; 第5图为第3图中一连接孔及其附近部份之部份放 大示意图; 第6图为第4图中传输闸的部份放大示意图; 第7图说明本发明一实施例中一记忆体阵列区之一 布局; 第8图为第7图中感测放大器部份之布局的部份放 大图; 第9图为第8图中感测放大器之两布局的立体图; 第10图为第8图中连接孔及其附近区域之部份放大 示意图;及 第11图为第7图中一传输闸之部份放大示意图。 |
