| 主权项 |
1.一种半导体元件的制造方法,该方法包括: 于一基底上形成多个隔离结构,以定义出一主动区 ,其中该些隔离结构的顶部系高于该基底表面; 于该主动区之该基底中形成多个元件结构,其中该 些元件结构于制作时,需利用该些隔离结构来定义 一高度; 于该基底上形成一材料层,以至少覆盖该些隔离结 构; 移除该些隔离结构顶部的该材料层,并且移除该些 隔离结构的一部份结构,以降低该些隔离结构的高 度;以及 于该些元件结构上形成一导体层。 2.如申请专利范围第1项所述之半导体元件的制造 方法,其中各该元件结构至少具有一浮置闸极,且 该浮置闸极的顶部与未移除前之该些隔离结构的 顶部等高。 3.如申请专利范围第1项所述之半导体元件的制造 方法,其中于该基底上形成该材料层时,位于该些 隔离结构之间的该材料层厚度大于位于该些隔离 结构顶部的该材料层厚度。 4.如申请专利范围第1项所述之半导体元件的制造 方法,其中该材料层的材质包括可流动性之一材料 。 5.如申请专利范围第4项所述之半导体元件的制造 方法,其中可流动之该材料包括一光阻材料。 6.如申请专利范围第4项所述之避免隔离结构损伤 的方法,其中可流动之该材料包括一有机抗反射涂 布材料。 7.如申请专利范围第1项所述之半导体元件的制造 方法,其中该些隔离结构的高度是降低至约600埃。 8.如申请专利范围第1项所述之半导体元件的制造 方法,其中移除部分该材料层以及该些隔离结构的 一部份结构之方法包括进行一回蚀刻步骤。 9.如申请专利范围第8项所述之半导体元件的制造 方法,其中所移除之部分该材料层以及该些隔离结 构的一部份结构之厚度是由该回蚀刻步骤所经历 的时间来控制。 10.如申请专利范围第1项所述之半导体元件的制造 ,方法,其中在除部分该材料层以及该些隔离结构 的一部份结构之后以及在于该些元件结构上形成 该导体层之前,更包括移除剩余之该材料层。 11.一种半导体元件的制造方法,包括: 于一基底上形成多个隔离结构,以定义出一主动区 ,其中该些隔离结构的顶部系高于该基底表面; 于该主动区之该基底中形成多个沟渠式元件结构, 该些沟渠式元件结构的顶面系高于该基底表面; 于该基底上形成一材料层,覆盖该些隔离结构、该 些沟渠式元件结构与裸露的该基底,且该材料层具 有流动性,而使位于该些隔离结构之间的该材料层 厚度大于位于该些隔离结构顶部以及该些沟渠式 元件结构顶部的该材料层厚度; 移除位于该些隔离结构顶部以及该些沟渠式元件 结构顶部的该材料层,并且移除该些隔离结构的一 部份结构,以降低该些隔离结构的高度; 移除剩余之该材料层; 于该些沟渠式元件结构的表面形成一绝缘层;以及 于各该沟渠式元件结构侧壁的该绝缘层上形成一 对导体间隙壁。 12.如申请专利范围第11项所述之半导体元件的制 造方法,其中该材料层之材质包括一光阻材料。 13.如申请专利范围第11项所述之半导体元件的制 造方法,其中该材料层之材质包括一有机抗反射涂 布材料。 14.如申请专利范围第11项所述之半导体元件的制 造方法,其中该些隔离结构的高度是降低至约600埃 。 15.如申请专利范围第11项所述之半导体元件的制 造方法,其中移除部分该材料层以及该些隔离结构 的一部份结构之方法包括进行一回蚀刻步骤。 16.如申请专利范围第15项所述之半导体元件的制 造方法,其中所移除之部分该材料层以及该些隔离 结构的一部份结构之厚度是由该回蚀刻步骤所经 历的时间来控制。 17.如申请专利范围第11项所述之半导体元件的制 造方法,其中该些沟渠式元件结构的形成方法包括 : 于该主动区的该基底上形成多个沟渠; 于各该沟渠中的该基底表面形成一穿隧层; 于各该沟渠内填入一第一导体材料; 进行一回蚀刻步骤,以使该第一导体材料的顶部与 该些隔离结构之顶面等高; 移除部分该第一导体材料,以使另一部份之该第一 导体材料分置于各该沟渠之侧壁;以及 于各该沟渠中填入一第二导体材料,并于该第二导 体材料与该第一导体材料间形成一第一闸间介电 层作为隔绝。 18.一种记忆体元件的制造方法,包括: 于一基底上形成多个隔离结构,以定义出一主动区 ; 于该主动区的该基底上形成一图案化之罩幕层; 以该图案化之罩幕层为蚀刻罩幕,而于该罩幕层与 该基底中形成多个沟渠; 于各该沟渠中的该基底表面形成一穿隧层; 于各该沟渠内填入一第一导体材料; 进行一回蚀刻步骤,以使该第一导体材料的顶部高 于该基底表面,且低于该罩幕层表面; 于裸露的该沟渠侧壁形成一对间隙壁,并覆盖住部 分该导体层; 以该对间隙壁为蚀刻罩幕,移除部分该第一导体材 料,以于各该沟渠的侧壁形成一第一浮置闸极及一 第二浮置闸极; 于各该沟渠底部之该基底中形成一源极区; 于各该沟渠表面上形成一第一闸间介电层; 移除部分该第一闸间介电层与该穿隧层,以裸露出 各该沟渠底部之该基底表面; 于各该沟渠中填入一第二导体材料以作为一源极 线,该源极线的顶部系高于该第一浮置闸极及该第 二浮置闸极的顶部; 移除该图案化之罩幕层; 于该基底上形成一材料层,覆盖该些隔离结构、该 源极线与裸露的该基底,且该材料层具有流动性, 而使位于该些隔离结构之间的该材料层厚度大于 位于该些隔离结构顶部以及该源极线顶部的该材 料层厚度; 移除该些隔离结构顶部以及该源极线顶部的该材 料层,并且移除该些隔离结构的一部份结构,以降 低该些隔离结构的高度; 移除剩余之该材料层; 于该基底上形成一第二闸间介电层覆盖于该源极 线上;以及 于该源极线的两侧形成一对导体间隙壁。 19.如申请专利范围第18项所述之记忆体元件的制 造方法,其中该材料层为一光阻材料或一有机抗反 射涂布材料。 图式简单说明: 图1A至图1B是习知一种浅沟渠隔离结构之制程流程 剖面示意图。 图2是浅沟渠隔离结构遭受损伤之示意图。 图3是浅沟渠隔离结构遭受损伤之照片图。 图4是依照本发明一较佳实施例的一种沟渠式记忆 体元件之上视示意图。 图5A至图5J是图4之其中一个记忆单元10由I-I'剖面 所得之制造流程剖面示意图。 |
