| 发明名称 | 成膜方法、电子器件及电子仪器 | ||
| 摘要 | 提供一种不但能削减贵金属材料用量，而且还能以高生产能力形成低电阻电配线的成膜方法等。所述方法是在基板(50)上形成薄膜(52)的图案(12)的成膜方法，其中具有：借助于掩膜通过气相生长法使金属基底膜(60)在基板(50)上成膜，形成图案(12)的第一工序；对基板(50)实施电镀处理使金属膜(65)在由金属基底层构成的图案(12)上成膜的第二工序。 | ||
| 申请公布号 | CN1750250A | 申请公布日期 | 2006.03.22 |
| 申请号 | CN200510092150.0 | 申请日期 | 2005.08.23 |
| 申请人 | 精工爱普生株式会社 | 发明人 | 四谷真一;依田刚;赤川卓 |
| 分类号 | H01L21/768(2006.01);H01L21/3205(2006.01);C23C28/02(2006.01) | 主分类号 | H01L21/768(2006.01) |
| 代理机构 | 中科专利商标代理有限责任公司 | 代理人 | 李香兰 |
| 主权项 | 1.一种成膜方法，是在基板上形成薄膜图案的成膜方法，其特征在于，具有：用掩膜通过气相生长法使金属基底膜在所述基板上成膜，形成所述图案的第一工序；和对所述基板实施电镀处理，使金属膜在由金属基底层构成的所述图案上成膜的第二工序。 | ||
| 地址 | 日本东京 | ||