| 主权项 |
1.一种半导体装置,其特征系具有输出位址之中央 处理装置,和备有索引位元和标记位元之快取记忆 体, 上述标记位元之下位N位元乃使用于具有记忆体模 组之N位元之区库位址之分配。 2.如申请专利范围第1项之半导体装置,其中,上述 索引位元乃使用于上述具有记忆体模组之行位址 之分配。 3.如申请专利范围第1项或第2项之半导体装置,其 中,上述记忆体模组之行位址之分配所需之位元, 较上述索引位元为多时,后续于上述下位位元之标 记位元则使用于上述行位址之分配, 残留之标记位元乃使用于上述记忆体模组之列位 址之分配。 4.如申请专利范围第1项之半导体装置,其中,具有 将上述记忆体模组之区库、列、行位址,分配于上 述索引位元及标记位元的位址暂存器。 5.如申请专利范围第1项之半导体装置,其中,上述 记忆体模组乃动态随机存取记忆体记忆体模组。 图式简单说明: 图1系适用本发明之第1实施形态之资料处理系统 的构成图。 图2系第1实施形态之记忆体模组之构成图。 图3系第1实施形态之1个记忆体库之构成图。 图4系第1实施形态之记忆体控制电路之动作定时 图。 图5系第1实施形态之记忆体控制电路之构成图。 图6系显示第1实施形态之页存取判定电路保持之 资讯图。 图7系第1实施形态之页存取判定电路之动作定时 图。 图8系显示第1实施形态之模式切换电路之动作流 程图。 图9系显示第1实施形态之位址产生电路之动作图 。 图10系第1实施形态之记忆体控制电路之动作定时 图。 图11系第1实施形态之更新动作之定时图。 图12系显示本发明之效果图。 图13系适用本发明之第2实施形态之记忆体控制电 路之构成图。 图14系显示第2实施形态之先行发行存取判定电路 保持之资讯图。 图15系显示第2实施形态之先行发行电路保持之资 讯图。 图16系第2实施形态之先行发行电路以及先行发行 存取判定电路之动作定时图。 图17系显示第2实施形态之先行发行模式切换方块 之动作流程图。 图18系第2实施形态之页存取判定电路以及位址产 生电路之动作定时图。 图19系第2实施形态之记忆体控制电路之动作定时 图。 图20系本发明之第3实施形态之记忆体控制电路之 构成图。 图21系第3实施形态之资料处理系统构成图。 图22系第3实施形态之自动位址调整电路进行之位 址调整图。 图23系第3实施形态之自动位址调整电路进行之位 址调整图。 图24系本发明之第4实施形态之动作定时图。 图25系显示第4实施形态之模式切换电路的动作流 程图。 图26系本发明之第5实施形态之动作定时图。 图27系将本发明之资料处理系统密封于单一封装 之半导体装置图。 |
