记忆体的制造方法及其静电放电保护电路

摘要

一种用于氮化矽记忆体之静电放电保护电路，此静电放电保护电路包括堆叠层、闸介电层、闸极、金属矽化物层、源极区与汲极区。其中，堆叠层配置于基底上，且堆叠层具有至少一开口，而使部分的基底表面裸露出来。另外，闸介电层系配置于开口中之基底上。此外，闸极系配置于闸介电层上。另外，金属矽化物层系配置于闸极之顶部。此外，源极区与汲极区系配置于闸极二侧之基底中。特别是，当进入此静电放电保护电路的静电电流过大时，使用此静电放电保护电路可以避免PN接合界面之损伤。

主权项

1.一种记忆体的制造方法,包括: 提供一基底,该基底系包括有一记忆胞区与一静电 放电保护电路区; 于该基底上形成一堆叠层,该堆叠层系由一穿隧层 、一电荷捕捉层与一阻挡层所构成; 移除该静电放电保护电路区之部分该堆叠层,而使 部分该基底表面裸露出来; 于裸露之该基底表面上形成一闸介电层; 于该记忆胞区的该堆叠层上形成一第一闸极,并且 于该静电放电保护电路区的该闸介电层上形成一 第二闸极;以及 于该第一闸极与该第二闸极之顶部形成一金属矽 化物层。 2.如申请专利范围第1项所述之记忆体的制造方法, 其中在形成该堆叠层之后以及在移除该静电放电 保护电路区之部分该堆叠层之前,更包括于该记忆 胞区之该基底中形成多数个埋入式位元线,并且于 该静电放电保护电路区之该基底中形成一源极区 与一汲极区。 3.如申请专利范围第1项所述之记忆体的制造方法, 其中在形成该第一闸极与该第二闸极之后以及在 形成该金属矽化物层之前,更包括于该第一闸极二 侧之该基底中形成多数个埋入式位元线,并且于该 第二闸极二侧之该基底中形成一源极区与一汲极 区。 4.如申请专利范围第1项所述之记忆体的制造方法, 其中该穿隧层的材质系为氧化矽,该电荷捕捉层的 材质系为氮化矽,且该阻挡层的材质系为氧化矽。 5.如申请专利范围第1项所述之记忆体的制造方法, 其中移除该堆叠层的方法包括进行一微影蚀刻制 程。 6.如申请专利范围第1项所述之记忆体的制造方法, 其中该闸介电层的形成方法包括进行一热氧化制 程,以形成一闸氧化层。 7.如申请专利范围第1项所述之记忆体的制造方法, 其中该第一闸极与该第二闸极的形成方法包括: 于该基底上方形成一导电材料层,以覆盖该堆叠层 与该闸介电层;以及 图案化该导电材料层。 8.如申请专利范围第1项所述之记忆体的制造方法, 其中该金属矽化物层的形成方法包括: 于该基底上方形成一金属层,以覆盖该堆叠层、该 第一闸极与该第二闸极; 进行一热制程,以使该金属层与该第一闸极及该第 二闸极反应;以及 移除未反应之该金属层。 9.一种用于氮化矽记忆体之静电放电保护电路,包 括: 一堆叠层,配置于一基底上,该堆叠层具有至少一 开口,而使部分该基底表面裸露出来,而且该堆叠 层系由一第一氧化矽层、一氮化矽层与一第二氧 化矽层所构成; 一闸介电层,配置于该开口中之该基底上; 一闸极,配置于该闸介电层上; 一金属矽化物层,配置于该闸极之顶部;以及 一源极区与一汲极区,配置于该闸极二侧之该基底 中。 10.如申请专利范围第9项所述之用于氮化矽记忆体 之静电放电保护电路,其中该闸介电层的材质包括 氧化矽。 11.如申请专利范围第9项所述之用于氮化矽记忆体 之静电放电保护电路,其中该闸极的材质包括掺杂 多晶矽。 12.一种记忆体的制造方法,包括: 提供一基底,该基底包括一记忆胞区、一静电放电 保护电路区与一周边电路区; 于该基底上形成一堆叠层,该堆叠层系由一穿隧层 、一电荷捕捉层与一阻挡层所构成; 移除该静电放电保护电路区之部分该堆叠层,并且 移除该周边电路区的该堆叠层,而使部分该基底表 面裸露出来; 于裸露之该基底表面上形成一闸介电层; 于该记忆胞区的该堆叠层上形成一第一闸极,并且 于该静电放电保护电路区与该周边电路区的该闸 介电层上分别形成一第二闸极与一第三闸极; 于该周边电区之该第三闸极二侧之该基底中形成 一第一源极区与一第一汲极区;以及 于该第一闸极、该第二闸极与该第三闸极之顶部 以及该第一源极区与该第一汲极区之表面形成一 金属矽化物层。 13.如申请专利范围第12项所述之记忆体的制造方 法,其中在形成该堆叠层之后以及在移除该静电放 电保护电路区之部分该堆叠层之前,更包括于该记 忆胞区之该基底中形成多数个埋入式位元线,并且 于该静电放电保护电路区之该基底中形成一第二 源极区与一第二汲极区。 14.如申请专利范围第12项所述之记忆体的制造方 法,其中在形成该第一源极区与该第一汲极区时, 更包括于该第一闸极二侧之该基底中形成多数个 埋入式位元线,并且于该第二闸极二侧之该基底中 形成一第二源极区与一第二汲极区。 15.如申请专利范围第12项所述之记忆体的制造方 法,其中该穿隧层的材质系为氧化矽,该电荷捕捉 层的材质系为氮化矽,且该阻挡层的材质系为氧化 矽。 16.如申请专利范围第12项所述之记忆体的制造方 法,其中移除该堆叠层的方法包括进行一微影蚀刻 制程。 17.如申请专利范围第12项所述之记忆体的制造方 法,其中该闸介电层的形成方法包括进行一热氧化 制程,以形成一闸氧化层。 18.如申请专利范围第12项所述之记忆体的制造方 法,其中该第一闸极、该第二闸极与该第三闸极的 形成方法包括: 于该基底上方形成一导电材料层,以覆盖该基底、 该堆叠层与该闸介电层;以及 图案化该导电材料层。 19.如申请专利范围第18项所述之记忆体的制造方 法,其中图案化该导电材料层之过程更包括图案化 该周边电路区之该闸介电层。 20.如申请专利范围第12项所述之记忆体的制造方 法,其中该金属矽化物层的形成方法包括: 于该基底上方形成一金属层,以覆盖该堆叠层、该 第一闸极、该第二闸极、该第三闸极与该第一源 极区与该第一汲极区表面; 进行一热制程,以使该金属层与该第一闸极、该第 二闸极、该第三闸极及该第一源极区与该第一汲 极区之表面反应;以及 移除未反应之该金属层。 图式简单说明: 第1A图至第1E图是习知的一种静电放电保护电路的 制造流程剖面示意图。 第2A图至第2F图是依照本发明之一较佳实施例的一 种氮化矽唯读记忆体之制造流程剖面示意图。