| 主权项 |
1.一种制造积体电路之方法,该方法包含下列步骤: (1)获得一结构,其包含:一半导体基板,其中,该半导 体基板具有复数个第一区域,且该区域包含一或一 个以上非挥发性记忆体单元;一或一个以上介电质 区域,用以提供至少该两第一区域间之隔离,每一 介电质区域具有一部份位于该基板之顶面下,该介 电质区域升高于该基板之上,每一介电质区域具有 一侧壁,且该侧壁邻近于该第一区域中之至少一者 ,其中该侧壁之至少一顶部系被裸露;以及一第一 传导层位于一或一个以上该第一区域,该第一传导 层系被一或一个以上该第一区域隔离,该第一传导 层提供一传导性浮接闸之一第一部份,其用于每一 非挥发性记忆体单元; (2)至少自该介电质区域每一侧壁之该顶部裸露部 分移除材质,以自该浮接闸之该相邻第一部份侧向 地凹陷该侧壁之该顶部部分;以及 (3)于一或一个以上该第一区域上形成一第二传导 层,该第二传导层系接触于该第一传导层,并提供 该浮接闸之一第二部份于每一非挥发性记忆体单 元,该第二传导层邻近于该介电质区域之顶部凹陷 侧壁部分。 2.依申请专利范围第1项之方法,其进一步包含下列 步骤:于该第一及第二传导层上形成一介电层;以 及于该介电层上形成一第三传导层,以提供一控制 闸于每一非挥发性记忆体单元。 3.依申请专利范围第1项之方法,其中该介电质区域 具有一部份重叠于至少一该第一区域,且该介电质 区域之顶部部分未重叠于该第一区域。 4.依申请专利范围第1项之方法,其中该介电质区域 之顶部部分系自该第一区域侧向地偏置(offset)。 5.依申请专利范围第3项之方法,其进一步包含下列 步骤:于该第一及第二传导层上形成一介电层;于 该介电层上形成一第三传导层,以提供一控制闸于 每一非挥发性记忆体单元;以及蚀刻该第三传导层 及第一传导层,以图案化该浮接闸及该控制闸。 6.依申请专利范围第1项之方法,其中该第一传导层 系形成于该介电质区域形成之后。 7.依申请专利范围第1项之方法,其中该第一传导层 系形成于该介电质区域形成之前。 8.依申请专利范围第1项之方法,其中该步骤(1)包含 :于该半导体基板内形成一或一个以上沟槽,其中 于该介电质区域中,该基板顶面下之该部分系位于 一或一个以上之该沟槽内。 9.依申请专利范围第1项之方法,其进一步包含下列 步骤:蚀刻该基板,以形成该沟槽,其用于每一介电 质区域。 10.依申请专利范围第1项之方法,其中该步骤(2)包 含:等方向蚀刻该介电质区域。 11.依申请专利范围第1项之方法,其中于步骤(1)所 获得之结构中,该介电质区域之该顶面系高于该第 一传导层之顶面。 12.依申请专利范围第1项之方法,其中于步骤(2)完 成时,该介电质区域之该顶面系高于该第一传导层 之顶面。 13.依申请专利范围第1项之方法,其中于每一浮接 闸,该第二层之该顶部系未高于邻近于该浮接闸之 每一介电质区域顶部。 图式简单说明: 第1至7图显示先前技术中半导体记忆体结构之剖 面图。 第8至20图显示根据本发明之实施例制造过程中之 垂直剖面图。 第21图为第20图结构之上视图。 |
