| 主权项 |
1.一种时钟驱动电路,其特征是具备有:多个内部电 路, 形成在半导体基板之一主要,需要时钟信号;多个 时钟信 号供给线,形成在半导体基板之一主面上,分别电 连接到 上述多个内部电路中之指定之内部电路之时钟输 入节点; 和多个基本电路,分别用来对所接收到之时钟信号 进行放 大,藉以将时钟信号施加到上述之多个时钟信号供 给线; 上述之基本电路具备有:第1共同线,形成在上述半 导体 基板之一主面上,用来接受时钟信号;多个预驱动 器,形 成在上述半导体基板之一主面,其输入节点电连接 到上述 之第1共同线;第2共同线,形成在上述半导体基板之 一 主面上,电连接受到上述之多个预驱动器之输出节 点;多 个主驱动器,形成在上述半导体基板之一主面,其 输入节 点电连接到上述之第2共同线;和第3共同线,形成在 上 述半导体基板之一主面上,电连接到上述之多个主 驱动器 之输出节点和上述之多个时钟信号供给线。2.如 申请专利范围第1项之时钟驱动电路,其中更具备 有 时钟输入驱动器,形成在上述半导体基板之一主面 上,经 由时钟输入线以其输入节点电连接到形成在上述 半导体基 板之一主面上之时钟输入衬垫,其输出节点电连接 到上述 各个基本电路之第1共同线。3.如申请专利范围第1 或2项之时钟驱动电路,其中上述 之第1至第3共同线被配置在上述半导体基板之一 主面上 之沿着第1方向之直线上;上述之各个时钟信号供 给线被 配置在上述半导体基板之一主面上之沿着与上述 第1方向 正交之第2方向之直线上和被配置成互相平行;上 述之多 个预驱动器被配置在沿着第1方向之半导体基板之 一主面 ;和上述之多个主驱动器被配置在沿着第1方向之 半导体 基板之一主面。4.如申请专利范围第3项之时钟驱 动电路,其中上述之多 个预驱动器和上述之多个主驱动器被配置在同一 直线上。5.一种半导体积体电路装置,其特征是具 备有:多个内部 电路,形成在半导体基板之一主面,需要时钟信号; 多个 时钟信号供给线,被配置在上述半导体基板之一主 面上之 沿着第2方向之直线上,和被配置成互相平行,分别 电连 接到上述多个内部电路中之指定之内部电路之时 钟输入节 点;和多个基本电路,在上述半导体基板之一主面 被配置 成沿着上述之第2方向,分别用来对所接收到之时 钟信号 进行放大,藉以将时钟信号施加到上述之多个时钟 信号供 给线;上述之各个基本电路具备有:第1共同线,被配 置 在上述半导体基板之一主面上之沿着与上述第2方 向正交 之第1方向之直线上,用来接受时钟信号;多个预驱 动器 ,被配置在上述半导体基板之一主面形成沿着上述 之第1 方向互相隔开指定之间隔,其输入节点电连接到上 述之第 1共同线;第2共同线,被配置在上述半导体基板之一 主 面上之沿着上述第1方向之直线上,电连接到上述 多个预 驱动器之输出节点;多个主驱动器,被配置在上述 半导体 基板之一主面形成沿着上述之第1方向互相隔开指 定之间 隔,其输入节点电连接到上述之第2共同线;和第3共 同 线,被配置在上述半导体基板之一主面上之沿着上 述第1 方向之直线上,电连接到上述之多个主驱动器之输 出节点 和上述之多个时钟信号供给线。6.如申请专利范 围第5项之半导体积体电路装置,其中更 具备有时钟输入驱动器,形成在上述半导体基板之 一主面 ,经由时钟输入线以其输入节点电连接到形成在上 述半导 体基板之一主面上之时钟输入衬垫,其输出节点电 连接到 上述各个基本电路之第1共同线。7.如申请专利范 围第6项之半导体积体电路装置,其中用 来使上述时钟输入驱动器之输出节点和上述各个 基本电路 之第1共同线产生电连接之各个时钟输出线具有相 同之长 度。8.一种半导体积体电路装置,具备有:半导体基 板,具有 在一主面之沿着第1方向配置之多个巨单元配置区 域;和 多个电极对偶,沿着与上述第1方向正交之第2方向 被配 置在该半导体基板之各个巨单元配置区域;在上述 半导体 基板之各个巨单元配置区域,沿着上述之第1方向 形成有 :沿着上述第2方向配置之多个N型扩散区域:和沿着 上 述第2方向配置之多个P型扩散区域;上述之各个电 极对 偶之构成包含有:第1电极,形成在对应之巨单元配 置区 域,经由绝缘膜形成在上述多个N型扩散区域之相 邻之2 个N型扩散区域之间;和第2电极,与该第1电极一起 沿 着上述之第1方向配置和形成在对应之巨单元配置 区域, 经由绝缘膜形成在上述多个P型扩散区域之相邻之 2个P型 扩散区域之间;利用上述之各个电极对偶和位于其 两侧之 上述N型扩散区域和上述P型扩散区域用来构成基 本单元; 在上述半导体基板之各个巨单元配置区域,配置第 1巨单 元用来形成以相邻之指定数目之上述基本单元所 构成之逻 辑电路;和在上述半导体基板之多个巨单元配置区 域之2 个以上之指定数目之巨单元配置区域,配置第2巨 单元用 来形成以相邻之指定数目之上述基本单元所构成 之需要时 钟信号之内部电路;上述半导体积体电路装置之特 征是: 具备有多个时钟信号供给线,对应到配置有上述第 2巨单 元之上述多个巨单元配置区域之各个,被配置在沿 着上述 第2方向之直线上,电连接到被配置在对应之巨单 元配置 区域之第2巨单元之内部电路之时钟输入节点;上 述半导 体基板之多个巨单元配置区域依上述之第2方向被 分割成 多个;在上述之各个分割区域配置对应之基本电路 ;上述 之各个基本电路具备有:多个预驱动器,在对应之 分割区 域中,在上述半导体基板之多个巨单元配置区域之 2个以 上之指定数目之巨单元区域之各个,由邻接之指定 数目之 上述基本单元所构成,分别被配置在同一直线上; 多个主 驱动器,在上述半导体基板之多个巨单元配置区域 之配置 有上述多个预驱动器之巨单元配置区域以外之2个 以上之 指定数目之巨单元配置区域之各个,由邻接之指定 数目之 上述基本单元所构成,被配置在已配置有上述多个 预驱动 器之同一直线上;第1共同线,对应到上述之各个分 割区 域,被配置在沿着上述第1方向之直线上,位于被配 置在 对应之分割区域之上述多个预驱动器和上述多个 主驱动器 上,和电连接到被配置在对应之分割区域之上述多 个预驱 动器之输入节点;第2共同线,被配置在沿着上述第1 方 向之直线上,位于被配置在对应之分割区域之上述 多个预 驱动器和上述多个主驱动器上,和电连接到被配置 在对应 之分割区域之上述多个预驱动器之输出节点和被 配置在对 应之分割区域之上述多个主驱动器之输入节点;和 第3共 同线,被配置在沿着上述第1方向之直线上,位于被 配置 在对应之分割区域之上述多个预驱动器和上述多 个主驱动 器上,和电连接到被配置在对应之分割区域之上述 多个预 驱动器之输出节点,和电连接到上述之多个时钟信 号供给 线。9.如申请专利范围第8项之半导体积体电路装 置,其中更 具备时钟输入驱动器,形成在上述半导体基板之一 主面, 经由时钟输入线以其输入节点电连接到形成在上 述半导体 基板之一主面上之时钟输入衬垫,其输出节点电连 接到上 述各个第1共同线。10.如申请专利范围第9项之半 导体积体电路装置,其中 用来使上述时钟输入驱动器之输出节点和上述之 各个第1 共同线产生电连接之各个时钟输出线具有相同之 长度。11.如申请专利范围第8至10项之任何一项之 半导体积体 电路装置,其中在上述半导体基板之一主面上之沿 着上述 第1方向之直线上配置至少为一个之电源线对偶, 分别对 应到上述之各个区域,其构成包含有被施加电源电 位之电 源线,和被配置成与该电源线邻接和平行之用以获 得接地 电位之接地线;和被配置在上述各个分割区域之上 述多个 预驱动器和上述之多个主驱动器,被配置位于对应 之分割 区域之一个电源线对偶之电源线和接地线之间。 12.如申请专利范围第8项之半导体积体电路装置, 其中 由上述之第1巨单元形成之逻辑电路内和由上述第 2巨单 元形成之内部电路内之配线和上述逻辑电路间之 配线及上 述逻辑电路与上述内部电路间之配线是以第1配线 和第2 配线之至少之一方构成,该第1配线形成在上述之 电极对 偶上,以第1导电体层形成,和沿着上述之第2方向配 置 ,该第2配线形成在上述电极对偶上,以与上述第1导 电 体层不同层之第2导电体层形成,和沿着上述之第1 方向 配置;上述之各个第1至第3共同线以上述之第2导电 体 层形成;和上述之多个时钟信号线之各个以上述之 第1导 电体层形成。13.如申请专利范围第8项之半导体积 体电路装置,其中 由上述之第1巨单元形成之逻辑电路内和由上述第 2巨单 元形成之内部电路内之配线和上述逻辑电路间之 配线及上 述逻辑电路与上述内部电路间之配线是以第1配线 和第2 配线之至少之一方构成,该第1配线形成在上述之 电极对 偶上,以第1导电体层形成,和沿着上述之第2方向配 置 ,该第2配线形成在上述电极对偶上,以与上述第1导 电 体层不同层之第2导电体层形成,和沿着上述之第1 方向 配置;上述之各个第3共同线和上述之多个时钟信 号供给 线以与上述第1和第2导电体层不同层和形成在上 述电极 对偶上之第3导电体层形成,上述之多个时钟信号 供给线 之各个被配置在对应之巨单元配置区域之正上部; 和上述 之各个第1和第2共同线以与上述第2导电体层或上 述第 1至第3导电体层不同层形成和以形成在上述电极 对偶上 之第4导电体层形成。14.如申请专利范围第8项之 半导体积体电路装置,其中 由上述之第1巨单元形成之逻辑电路内和由上述第 2巨单 元形成之内部电路内之配线和上述逻辑电路间之 配线及上 述逻辑电路与上述内部电路间之配线是以第1配线 和第2 配线之至少之一方构成,该第1配线形成在上述之 电极对 偶上,以第1导电体层形成,和沿着上述之第2方向配 置 ,该第2配线形成在上述电极对偶上,以与上述第1导 电 体层2同层之第2导电体层形成,和沿着上述之第1方 向 配置;上述之第1至第3共同线以上述之第2导电体层 形 成;和上述之多个时钟信号供给线之各个以与上述 第1和 第2导电体层不同层形成和以形成在上述电极对偶 上之第 3导体层形成,上述之多个时钟信号供给线之各个 被配置 在对应之巨单元配置区域之正上部。图示简单说 明:第一 图是使用在本发明之实施形态中之半导体积体电 路装置之 主晶片之概略平面图。第二图是第一图所示之概 略平面图 中之概略部份扩大图。第三图是电路图,用来表示 本发明 之实施形态1。第四图是电路图,用来表示第三图 所示之 预驱动器15(1)-15(n)。第五图是电路图,用来表示第 三 图所示之主驱动器19(1)-19(m)。第六图是平面图型 图, 用来表示本发明之实施形态1。第七图是第六图所 示之预 驱动器15(1)-15(n)部份之部份扩大平面图型图。第 八图 是第六图所示之主驱动器19(1)-19(m)部份之部份扩 大平 面图型图。第九图是平面图型图,用来表示本发明 之实施 形态2。第十图是平面图型图,用来表示第九图所 示之第 3共同线20a-20c和时钟信号供给线21(1)-21(s)。第十 一图是平面图型图,用来表示第九图所示之第1共 同线 16a,16b,16c,和第2共同线18a,18b,18c。第十二图是平 面图型图,用来表示习知之半导体积体电路装置。 第十三 图是部份平面图型图,用来表示习知之另一半导体 积体电 路装置。 |
