| 主权项 |
1.一种半导体记忆体老化测试方法,该半导体记忆 体具有由分别连接至记忆体晶胞之互补位元线所 组成之多对位元线路,其中具有让该等位元线相互 交叉的一绞形结构之位元线对、及具有让该等位 元线相互平行的一非绞形结构之位元线对交替地 配置,该方法包含: 分别施加高和低电压位准于该等每对位元线之该 等位元线对之一第一步骤; 施加与第一步骤中相同的电压位准于具有该非绞 形结构之该等位元线对,及施加与第一步骤中相反 之电压位准于具有该绞形结构之该等位元线对之 一第二步骤; 施加与第一步骤中相反之电压位准于每一该等对 位元线对之该等位元线之一第三步骤; 施加与第三步骤中相同的电压位准于具有该非绞 形结构之该等位元线对,及施加与第三步骤中相反 的电压位准于具有该绞形结构之该等位元线对之 一第四步骤; 共同施加高或低电压位准于每一该等位元线对,及 施加彼此相反的电压位准于相邻位元线对之一第 五步骤;以及 施加与第五步骤中相反的电压位准之一第六步骤, 其中: 该等位元线对在第一至第六各步骤中被施加电压 达相等的时间长度。 2.依据申请专利范围第1项之半导体记忆体老化测 试方法, 其中该半导体记忆体包括: 一操作控制电路,其依据及自外侧施加的一命令及 一位址来执行一写入操作,将资料写至该记忆体晶 胞; 多个预充电电路,其各别连接具有非绞形与绞形结 构之相邻对位元线至第一和第二预充电电压线;以 及 一预充电电压产生器,其产生欲供应至该等第一和 第二预充电电压线之电压,且其中: 该第一至第四步骤系藉着由该操作控制电路执行 该写入操作来执行,以及 该第五和第六步骤系由具有该等第一和第二预充 电电压线之该预充电电压产生器产生互相相反之 电压位准来执行,而非藉由令该操作控制电路执行 该写入操作来执行。 3.依据申请专利范围第1项之半导体记忆体老化测 试方法,其中该半导体记忆体包括把从外侧施加之 一读取命令和一写入命令解码之一命令解码器,以 针对该等记忆体晶胞执行读写操作,且其中该方法 更包含下列步骤: 当该命令解码器接收未用于正常读写操作之一非 法命令时,把一操作模式从一正常操作模式移至一 测试模式;以及 当由与该非法命令一同施加之一位址或资料其中 至少一者所指出之一测试码之一値表示一老化测 试时,依据该测试码之该値,将该操作模式移至执 行该第一至第四步骤之一第一老化测试模式、与 执行该第五和第六步骤之一第二老化测试模式两 者其中之一操作模式。 4.依据申请专利范围第3项之半导体记忆体老化测 试方法,其中该方法更包含下列步骤: 当该非法命令与该测试码指出一登录命令要移至 该第一老化测试模式时,响应于该登录命令藉该操 作控制电路执行该写入操作;以及 当该非法命令与该测试码指出该登录命令要移至 该第二老化测试模式时,依据该测试码之値设定每 一该等第一和第二预充电电压线至高与低电压位 准之一或另一者。 5.依据依据申请专利范围第4项之半导体记忆体老 化测试方法,其中该方法更包含下列步骤: 当在该第一和第二老化测试模式期间接收之该非 法命令与该测试码指出一退出命令时,把该操作模 式从该第一和第二老化测试模式移至该正常操作 模式。 6.一种半导体记忆体,其包含: 一记忆体晶胞阵列,其包括多个记忆体晶胞与由分 别连接至该等记忆体晶胞之互补位元线组成之多 对位元线对,其中具有让该等位元线相互交叉的一 绞形结构之位元线对、以及具有让该等位元线相 互平行之一非绞形结构的位元线对系交替配置; 一预充电电压产生器,其产生在一正常操作模式与 一第一老化测试模式期间供至第一和第二预充电 电压线之一共同预充电电压,以及产生在一第二老 化测试模式期间各被供至该等第一和第二预充电 电压线之一或另一者的高与低电压位准; 多个预充电电路,其在一位元线重置信号被启用时 ,连接具有一绞形结构之位元线对至该第一预充电 电压线、及连接具有一非绞形结构之位元线对至 该第二预充电电压线; 一重置选择部份,其在该正常操作模式、该第一老 化测试模式、以及该第二老化测试模式期间当该 等记忆体晶胞不受存取时启用该位元线重置信号, 且其在该正常操作模式与该第一老化测试模式期 间当该等记忆体晶胞受存取时停用该位元线重置 信号; 多个感测放大器,其在一感测放大器启用信号受启 动时放大该等位元线对之一电压差; 一感测放大器选择部份,其在该正常操作模式与该 第一老化测试模式期间当该等记忆体晶胞受存取 时启用该感测放大器启用信号,且其在该正常操作 模式、该第一老化测试模式、及在该第二老化测 试模式期间当该等记忆体晶胞不受存取时停用该 感测放大器启用信号; 多个行开关,其在一行选择信号受启动时连接该等 位元线对中之一位元线对至资料滙流排线;以及 一行选择部份,其在该正常操作模式及该第一老化 测试模式期间当该等记忆体晶胞受存取时即启用 该行选择信号,且其在正常操作模式、该第一老化 测试模式、及在该第二老化测试模式期间当该等 记忆体晶胞不存取时停用该行选择信号。 7.依据申请专利范围第6项之半导体记忆体,其更包 含: 一命令解码器,其在读写命令被接收时输出读写信 号以相对于该等记忆体晶胞执行读写操作,且当接 收到未用于正常读写操作中之一非法命令时,把一 操作模式从一正常操作模式移至一测试模式,以及 当由与该非法命令一同施加之一位址或资料中之 至少一个指示之一测试码之一値指出一老化测试 时,依据该测试码之该値输出一第一或第二老化测 试信号来设定该操作模式为一第一或第二老化测 试模式,其中: 该预充电电压产生器依据该第二老化测试信号操 作;以及 该重置选择部份、该感测放大器选择部份、及该 行选择部份依据该读取信号、该写入信号、及该 第一和第二老化测试信号操作。 8.依据申请专利范围第7项之半导体记忆体,其中: 当该非法命令与该测试码指示一登录命令要移至 该第一老化测试模式时,该命令解码器响应于该登 录命令输出该写入信号。 9.依据申请专利范围第8项之半导体记忆体,其中: 当在该第一和第二老化测试模式期间接收之该非 法命令与该测试码指示一退出命令时,该命令解码 器把该操作模式从该第一和第二测试模式移至该 正常操作模式。 10.依据申请专利范围第6项之半导体记忆体,其更 包含: 一测试垫,其接收指出该第一和第二老化测试之一 测试信号; 一命令解码器,其依据该测试垫接收之该测试信号 输出一第一或第二老化测试信号来设定一操作模 式于该第一或第二老化测试模式,且当该测试信号 指出该第一老化测试时,其与该测试信号同步输出 一写入信号来对该等记忆体晶胞执行一写入操作, 并输出一图样选择信号;以及 一图样产生器,其依据该图样选择信号产生欲写至 该等位元线和该等记忆体晶胞之资料,其中: 该预充电电压产生器依据该第二老化测试信号操 作,以及 该重置选择部份、该感测放大器选择部份、及该 行选择部份依据该写入信号及该第一和第二老化 测试信号操作。 图式简单说明: 第1图系例说依据本发明之一第一实施例之一半导 体记忆体之一方块图; 第2图例说第1图所示FCRAM之一晶片布局; 第3图例说第2图中由一虚线围绕之一区域的详细 布局; 第4图系例说第3图所示一边界区之一详细电路图; 第5图例说第1图所示一预充电压产生器之一详细 电路图; 第6图系例说本发明之一测试命令序列之一时间图 ; 第7图系依据本发明例说第一和第二老化测试模式 中之操作的一波形图; 第8图例说依据本发明之第一实施例之FCRAM老化测 试之一流程图; 第9图为一范例图式,例说一老化测试中施于位元 线之电压图样; 第10图系一范例图式,例说施于位元线之电压图样 之对照范例; 第11图为例说依据本发明之一第二实施例之一半 导体记忆体之一方块图; 第12图系例说第11图中所示一共解码器及一测试图 样解码器之一详细方块图; 第13图系例说第12图中所示一内部解码器之一详细 方块图;以及 第14图为依据本发明之第二实施例在一外部老化 测试中之一测试命令顺序之一时间图例说。 |
