| 主权项 |
1.一种半导体装置,至少包含: 一基板; 一第一绝缘层,形成于该基板上; 至少一第二绝缘层,形成于该第一绝缘层上;以及 至少一MIM电容结构,形成于该第一绝缘层及该第二 绝缘层中,该MIM电容结构包含第一导电层、沉积于 该第一导电层上之一介电层及形成于该介电上之 一第二导电层,其中该第一导电层完整地延伸至该 第二绝缘层之上表面。 2.如申请专利范围第1项所述之半导体装置,其中该 第一导电层及该第二导电层可为氮化钛、氮化钽 、钽、氮化矽钽、钛化钨、镍铬合金、氮化钼、 钌、氮化钨、矽化钨、铜、铝、钨、钛、钴、氮 、镍、钼及其组合之耐火金属之一或是多晶矽。 3.如申请专利范围第1项所述之半导体装置,其中该 介电层系选自铝、矽、氧、氮、钛、钽、锆钛酸 盐、钛酸锶钡、五氧化钽、氧化铝、二氧化矽及 其组合之一。 4.如申请专利范围第1项所述之半导体装置,其中该 第二绝缘层至少包含二层以上之绝缘层,且MIM电容 器形成于整个该第二绝缘层中。 5.如申请专利范围第4项所述之半导体装置,其中该 基板至少包含复数个元件,更包含: 至少一第三绝缘层,沉积于该基板与该第一绝缘层 之间;以及 至少一导电区域,形成于该第三绝缘层中,且邻接 于至少一MIM电容结构之该第一导电层,其中该导电 区域及该第一导电层至少包含该MIM电容结构之一 底面平板,且该导电区域电性连结至该基板的该元 件。 6.如申请专利范围第5项所述之半导体装置,其中该 第三绝缘层包含该半导体装置的第一金属化层,该 第一绝缘层包含该半导体装置的第一介层,该第二 绝缘层包含该半导体装置的第二金属化层,且该MIM 电容结构形成于该半导体装置的该第一介层及该 第二绝缘层。 7.如申请专利范围第5项所述之半导体装置,其中该 第三绝缘层包含该半导体装置的第一金属化层、 至少一第一介层及至少一第二金属化层,该第一绝 缘层包含该半导体装置的第二介层,该第二绝缘层 包含该半导体装置的第三金属化层,且该MIM电容结 构形成于该半导体装置的该第二介层及该第三绝 缘层,且该MIM电容结构的底面平板包括位于该第三 绝缘层的该第一导电层及该导电区域。 8.如申请专利范围第1项所述之半导体装置,其中该 MIM电容结构至少包含阵列记忆体装置,该阵列具有 2x1或是更大的维度。 9.如申请专利范围第1项所述之半导体装置,其中该 第一导电层包括一下电极、该介电层包括一电容 介质、该第二导电层包括一上电极,其中该下电极 、该上电极或是及其组合之一系使用化学机械研 磨法形成。 10.如申请专利范围第1项所述之半导体装置,其中 该MIM电容结构形成于一记忆体装置中,该记忆体装 置系选自一独立式的记忆体装置、嵌入式记忆体 装置、非挥发性记忆体装置、铁电性记忆体装置 、电磁性记忆体装置、静态随机存取记忆体装置 、动态随机存取记忆体装置、数位装置、射频装 置、类比装置及其组合之一。 11.如申请专利范围第1项所述之半导体装置,其中 基板可划分出一第一区域及一第二区域,该MIM电容 结构系形成于该第一区域上,且更包含复数个导电 区域,位于该基板的该第二区域之该第一绝缘层及 该第二绝缘层上。 12.如申请专利范围第11项所述之半导体装置,其中 该第一区域包含DRAM区域,该第二区域包含一逻辑 区域,且该MIM电容结构包含位于该DRAM区域的DRAM记 忆晶胞之储存节点。 13.如申请专利范围第11项所述之半导体装置,其中 该第一绝缘层包含该半导体装置之一介层,该第二 绝缘层包含该半导体装置之一金属化层,且该第二 区域的该导电区域包括一双嵌结构。 14.如申请专利范围第1项所述之半导体装置,其中 第二绝缘层包括介于至少两邻接MIM电容结构之间 之一凹型区域,该MIM电容结构具有上电极及该第二 导电层,其中该第二导电层填入该第二绝缘层的该 凹型区域,且电性连接该邻接MIM电容结构的该上电 极。 15.如申请专利范围第1项所述之半导体装置,其中 基板具有复数个元件,更包含位于该基板与该第一 绝缘层间之一第三绝缘层,且更包含至少一第一导 电区域,沉积于该第三绝缘层,该第三绝缘层邻接 于该MIM电容结构的该第一导电层,其中该第一导电 区域及该第一导电层包含该MIM电容结构之一下电 极。 16.如申请专利范围第15项所述之半导体装置,其中 该第一导电区域包含一导电阻障层及一导电材质, 该导电材质沉积于该导电阻障层上。 17.如申请专利范围第15项所述之半导体装置,其中 该第一导电区域电性连接该MIM电容结构至该基板 之元件。 18.如申请专利范围第15项所述之半导体装置,其中 该第一导电区域及该第三绝缘层包含该半导体装 置的一第一金属化层,该第一绝缘层包含该半导体 装置之一第一介层该第二绝缘层包含该半导体装 置之一第二金属化层,且该MIM电容结构形成于该半 导体装置的该第一介层及该第二金属化层。 19.如申请专利范围第15项所述之半导体装置,更包 含至少一第四绝缘层,位于该第一绝缘层与该第三 绝缘层之间,一第二导电区域位于每一第四绝缘层 且位于该第一导电区域与该MIM电容结构之间,该第 二导电区域电性连接该MIM电容结构至该第一导电 区域。 20.如申请专利范围第19项所述之半导体装置,其中 该第三绝缘层及该第一导电区域包含该半导体装 置之一第一金属化层,该第四绝缘层及该第二导电 区域包含一第一介层及该半导体装置之一第二金 属化层,该第一绝缘层包含该半导体装置之一第二 介层,该第二绝缘层包含该半导体装置之一第三金 属化层,且该MIM电容结构形成于该半导体装置的该 第二介层及该第三金属化层。 21.如申请专利范围第1项所述之半导体装置,其中 该MIM电容结构的该第二导电层包含一导电阻障层 及一导电材质,该导电材质沉积于该导电阻障层上 。 22.一种半导体装置,至少包含: 一基板; 一第一绝缘层,形成于该基板上; 一第二绝缘层,形成于该第一绝缘层上; 至少一第三绝缘层,形成于该第二绝缘层上;以及 至少一MIM电容结构,形成于该第三绝缘层、该第二 绝缘层及该第一绝缘层中,该第一绝缘层及该MIM电 容结构包含第一导电层、沉积于该第一导电层上 之介电层及形成于该介电上之第二导电层。 23.如申请专利范围第22项所述之半导体装置,其中 第一绝缘层包含该半导体装置之一第一介层,该第 二绝缘层包含该半导体装置之一第一金属化层,该 第三绝缘层包含该半导体装置之至少一第二介层 及至少一第二金属化层,且其中该MIM电容结构延伸 至该第一介层、该第一金属化层、该第二介层及 该第二金属化层的整个厚度。 24.如申请专利范围第22项所述之半导体装置,其中 该基板至少包含复数个元件,更包含: 至少一第四绝缘层,沉积于该基板与该第一绝缘层 之间;以及 至少一导电区域,形成于该第四绝缘层中,且位于 MIM电容结构的该第一导电层与该基板的该元件之 间,其中每个导电区域及该第一导电层包含该MIM电 容结构之一底面平板。 25.如申请专利范围第24项所述之半导体装置,其中 该第四绝缘层包含该半导体装置的第一金属化层, 该第一绝缘层包含该半导体装置的第一介层,该第 二绝缘层包含该半导体装置的第二金属化层,该第 三绝缘层包含该半导体装置之一第二介层及第三 金属化层,且其中该MIM电容结构延伸至该第一介层 、该第二金属化层、该第二介层及该第三金属化 层的整个厚度。 26.如申请专利范围第22项所述之半导体装置,其中 至少一第三绝缘层的顶部包含一凹型区域,位于至 少两邻接的MIM电容结构之间,该MIM电容结构具有上 电极及该第二导电层,其中该第二导电层填入该第 三绝缘层的该四型区域,且电性连接该邻接MIM电容 结构的该上电极。 27.一种半导体装置,至少包含: 一基板; 至少一第一绝缘层,形成于该基板上;以及 复数个MIM电容结构,形成于该第一绝缘层,该些MIM 电容结构包含第一导电层、沉积于该第一导电层 上之介电层及形成于该介电上之第二导电层,该第 二导电层包含该些MIM电容结构之一上电极,该第一 绝缘层的顶部包含一凹型区域,位于至少两邻接的 MIM电容结构之间,其中该第二导电层填入该第一绝 缘层顶部的该凹型区域,且电性连接该邻接MIM电容 结构的该上电极。 28.如申请专利范围第27项所述之半导体装置,其中 该第一绝缘层包含至少两绝缘层,一绝缘层具有该 半导体装置之一第一介层,另一绝缘层具有一内连 线曾,位于该第一介层上。 29.如申请专利范围第27项所述之半导体装置,其中 该基板至少包含复数个元件,更包含: 至少一第二绝缘层,沉积于该基板与该第一绝缘层 之间;以及 至少一导电区域,形成于该第二绝缘层中,且邻接 于至少一MIM电容结构之该第一导电层,该导电区域 电性连接该MIM电容结构的该第一导电层至该基板 的该元件,且该导电区域及该第一导电层包含该MIM 电容结构之一底面平板。 30.如申请专利范围第29项所述之半导体装置,其中 该第一绝缘层包含至少两绝缘层,该导电区域及该 第三绝缘层包含该半导体装置之一第一金属化层, 其中一第一绝缘层包含位于该第一金属化层上之 一第一介层,另一第一绝缘层包含位于该第一介层 之第二金属化层。 31.一种半导体装置的制造方法,至少包含下列步骤 : 提供一基板; 沉积一第一绝缘层于该基板上; 沉积至少一第二绝缘层于该第一绝缘层上; 对该第二绝缘层及该第一绝层进行图案化步骤产 生图案,以形成至少一MIM电容结构; 沉积一第一导电层于该图案化的该第二绝缘层及 图案化的该第一绝缘层; 沉积一介电层于该第一导电层上; 沉积一第二导电层于该介电层上;以及 移除位于该第二绝缘层顶部上的该第二导电层、 该介电层及该第一导电层,其中位于该MIM电容结构 图案中的该第二导电层、该介电层及该第一导电 层包含一MIM电容结构,且该第一导电层完整地延伸 至该第二绝缘层的该顶部。 32.如申请专利范围第31项所述之半导体装置的制 造方法,其中该基板包含第一区域及第二区域,且 对该第一绝缘层及该第二绝缘层进行图案化之步 骤中,包含对该第一区域的该第一绝缘层及该第二 绝缘层进行图案化,更包含使用镶嵌制程形成导电 区域于该基板上该第二区域之该第一绝缘层及第 二绝缘层之步骤,其中沉积该第二导电层之步骤包 含形成该基板上该第二区域的该导电区域。 33.如申请专利范围第31项所述之半导体装置的制 造方法,沉积该第一导电层于该图案化的该第二绝 缘层及图案化的该第一绝缘层之步骤后,更包含移 除位于该MIM电容结构图案上一部份区域之该第一 导电层及该凹型的第二绝缘层,且沉积该第二导电 层的步骤包含填入该凹型的第二绝缘层之步骤,以 形成至少两MIM电容结构,具有电性连接之上平板。 34.如申请专利范围第31项所述之半导体装置的制 造方法,其中该基板至少包含复数个元件,更包含 形成至少一第三绝缘层于该基板与该第一绝缘层 之间,并且更包含形成至少一第一导电区域于该第 三绝缘层中,其中该第一导电区域及该第一导电层 至少包含该MIM电容结构之一底面平板,且该第一导 电区域电性连结至少一MIM电容结构至该基板之一 元件。 35.一种半导体装置的制造方法,至少包含下列步骤 : 提供一基板; 沉积一第一绝缘层于该基板上; 沉积一第二绝缘层于该第一绝缘层上; 沉积至少一第三绝层于该第二绝缘层上; 对该第三绝缘层、该第二绝缘层及该第一绝层进 行图案化步骤产生图案,以形成至少一MIM电容结构 ; 沉积一第一导电层于该图案化的该第二绝缘层及 图案化的该第一绝缘层; 沉积一介电层于该第一导电层上; 沉积一第二导电层于该介电层上;以及 移除位于该第三绝缘层顶部上的该第二导电层、 该介电层及该第一导电层,其中位于该MIM电容结构 图案中的该第二导电层、该介电层及该第一导电 层包含一MIM电容结构。 36.如申请专利范围第35项所述之半导体装置的制 造方法,其中该基板包含第一区域及第二区域,且 对该第三绝缘层、该第二绝缘层及该第一绝层进 行图案化之步骤中,包含对该第一区域的该第三绝 缘层、该第二绝缘层及该第一绝缘层进行图案化, 其中沉积该第二导电层之步骤包含形成该基板上 该第二区域的导电区域。 37.如申请专利范围第35项所述之半导体装置的制 造方法,沉积该第一导电层于该第三绝缘层、该图 案化的该第二绝缘层及图案化的该第一绝缘层之 步骤后,更包含移除位于至少两MIM电容结构图案上 一部份区域之该第一导电层及该凹型的该顶部第 三绝缘层,且沉积该第二导电层的步骤包含填入该 凹型的第二绝缘层之步骤,以形成至少两MIM电容结 构,具有电性连接之上平板。 38.如申请专利范围第35项所述之半导体装置的制 造方法,其中该基板至少包含复数个元件,更包含 形成至少一第四绝缘层于该基板与该第一绝缘层 之间,并形成至少一导电区域于该第四绝缘层中, 其中该导电区域提供该基板的该元件与该MIM电容 结构的该第一导电层之间的电性连接,其中该导电 区域及该第一导电层包含该MIM电容结构之一底面 平板。 39.如申请专利范围第35项所述之半导体装置的制 造方法,其中该MIM电容结构形成于一记忆体装置中 ,该记忆体装置系选自一独立式的记忆体装置、嵌 入式记忆体装置、非挥发性记忆体装置、铁电性 记忆体装置、电磁性记忆体装置、静态随机存取 记忆体装置、动态随机存取记忆体装置、数位装 置、射频装置、类比装置及其组合之一。 40.如申请专利范围第35项所述之半导体装置的制 造方法,其中沉积该第三绝层之步骤中系沉积二、 三、四、五及六层之绝缘材质层之一。 41.如申请专利范围第35项所述之半导体装置的制 造方法,其中沉积该第一导电层及该第二导电层之 步骤系选自矽、铝、铜、钨、钛、钽、钴、氮、 镍、钼、钌及其组合之一,且沉积该介电层系选自 铝、矽、氧、氮、钛、钽、锆钛酸盐、钛酸锶钡 、五氧化钽、氧化铝、二氧化矽及其组合之一。 42.一种半导体装置的制造方法,至少包含下列步骤 : 提供一基板,该基板具有第一区域及第二区域且设 有复数个元件; 沉积一第一绝缘层于该基板上; 于该第一绝缘层的该第一区域上形成复数个第一 导电区域,该第一导电区域电性连接至该基板之元 件; 沉积一第二绝缘层于该第一绝缘层及该第一导电 区域上; 沉积至少一第三绝层于该第二绝缘层上; 对该第三绝缘层、该第二绝缘层及该第一绝层进 行图案化步骤产生图案,以形成该基板第一区域之 复数个MIM电容结构,并曝露出该第一导电区域; 沉积一第一导电层于顶部的该第三绝缘层、该第 二绝缘层及曝露的第一导电区域; 移除位于至少两邻接MIM电容结构之间的该第一导 电层及部分的顶部第三绝缘层,并留下凹型的一部 分顶部第三绝缘层; 沉积一介电层于该第一导电层及该凹型的一部分 顶部第三绝缘层上; 沉积一第二导电层于该介电层上;以及 移除位于该顶部第三绝缘层上的该第二导电层、 该介电层及该第一导电层,其中位于该MIM电容结构 图案中的该第二导电层、该介电层及该第一导电 层至少包含一MIM电容结构,并且沉积该第二导电层 的步骤包含填入该顶部第三绝缘层之凹型位置,以 连接该两邻接MIM电容结构之上电极。 43.如申请专利范围第42项所述之半导体装置的制 造方法,其中移除位于该两邻接MIM电容结构之间的 该第一导电层及部分的顶部第三绝缘层之步骤中 包含下列步骤: 沉积一光阻; 移除位于该两邻接MIM电容结构图案之间的一部分 光阻,以曝露出一部份的该第一导电层; 蚀刻移除一部份曝露的该第一导电层及该第三绝 缘层之顶部;以及 移除该光阻。 44.如申请专利范围第42项所述之半导体装置的制 造方法,其中移除位于该顶部第三绝缘层上的该第 二导电层、该介电层及该第一导电层之步骤中包 含使用化学机械研磨法。 图式简单说明: 第1图系绘示习知嵌入式DRAM装置中MIM电容结构之 剖视图,此DRAM装置系位于半导体装置之一内连线 层中。 第2A-2M图系绘示依照本发明之一实施例中嵌入式 DRAM装置之DRAM区域的上视图,DRAM装置具有位于半导 体装置中两绝缘层的DRAM区域之MIM电容结构,此两 绝缘层包含半导体装置之一介层及一内连线层。 第3A-3M图系绘示依照本发明第2A-2M图沿着A-A视线之 嵌入式DRAM装置的剖视图。 第4A-4M图系绘示依照本发明第2A-2M图沿着B-B视线之 嵌入式DRAM装置的剖视图。 第5图系绘示依照本发明另一较佳实施例之剖视图 ,其中接触插塞位于半导体装置之第一内连线层、 第一介层及第二内连线层中,且MIM电容结构位于半 导体装置之第二介层及第三内连线层中。 第6图系绘示依照本发明第5图旋转90度之DRAM区域 的剖视图。 第7图系绘示依照本发明另一较佳实施例之剖视图 ,其中接触插塞位于第一内连线层中,且MIM电容结 构位于半导体装置之第一介层、第二内连线层、 第二介层及第三内连线层中。 第8图系绘示依照本发明第7图旋转90度之DRAM区域 的剖视图。 |
