| 主权项 |
1.一种可降低寄生电容效应的半导体封装制程,其 至少包含: 预制一基板,并于该基板中预先定义出至少一组被 动元件焊垫和复数个信号焊垫; 预制一被动元件,其具有一第一端和一第二端; 预制一半导体晶片,其具有一第一表面和一第二表 面,且该第一表面上预先定义出至少一组接地/电 源焊垫和复数个信号焊垫,该半导体晶片系预先藉 由一凸块制程而于该些接地/电源焊垫上形成第一 型凸块、且于该些信号焊垫上形成第二型凸块,其 中该第一型凸块的高度系小于该第二型凸块; 将该被动元件的第一端和第二端焊结至该基板的 被动元件焊垫上; 将该半导体晶片安置于该基板上,使得该半导体晶 片上的第一型凸块被焊结至该被动元件的第一端 和第二端,并同时使得该第二型凸块被焊结至该基 板上的对应信号焊垫上;以及 进行一覆晶底部填胶程序,藉此而于该基板与该半 导体晶片间的空隙中形成一覆晶底部填胶层,并作 为一封装胶体。 2.如申请专利范围第1项所述之可降低寄生电容效 应的半导体封装制程,其中该被动元件为一电阻器 。 3.如申请专利范围第1项所述之可降低寄生电容效 应的半导体封装制程,其中该被动元件为一电容器 。 4.如申请专利范围第1项所述之可降低寄生电容效 应的半导体封装制程,其中该凸块制程系采用网印 技术。 5.如申请专利范围第1项所述之可降低寄生电容效 应的半导体封装制程,其中该凸块制程系采用电镀 技术。 6.一种可降低寄生电容效应的半导体封装结构,其 至少包含: 一基板,其中预先定义出至少一组被动元件焊垫和 复数个信号焊垫; 一被动元件,其具有一第一端和一第二端,且该第 一端和该第二端系焊结至该基板的被动元件焊垫 上; 一半导体晶片,其具有一第一表面和一第二表面, 且该第一表面上预先定义出至少一组接地/电源焊 垫和复数个信号焊垫,且该半导体晶片系预先藉由 一凸块制程而于该些接地/电源焊垫上形成第一型 凸块、且于该些信号焊垫上形成第二型凸块,其中 ,该第一型凸块的高度系小于该第二型凸块,且该 第一型凸块系被焊结至该被动元件的第一端和第 二端,而该第二型凸块则系被焊结至该基板上的对 应信号焊垫;以及 一覆晶底部填胶层,其系形成于该基板与该半导体 晶片之间的空隙,用以作为一封装胶体。 7.如申请专利范围第6项所述之可降低寄生电容效 应的半导体封装结构,其中该被动元件为一电阻器 。 8.如申请专利范围第6项所述之可降低寄生电容效 应的半导体封装结构,其中该被动元件为一电容器 。 9.如申请专利范围第6项所述之可降低寄生电容效 应的半导体封装结构,其中该凸块制程系采用网印 技术。 10.如申请专利范围第6项所述之可降低寄生电容效 应的半导体封装结构,其中该凸块制程系采用电镀 技术。 图式简单说明: 第1图为一剖面一结构示意图,其中显示一习知之 覆晶型半导体封装件的剖面结构形态; 第2A图为一剖面结构示意图,用以显示本发明之半 导体封装制程中的第一个基本程序步骤; 第2B图为一剖面结构示意图,用以显示本发明之半 导体封装制程中的第二个基本程序步骤; 第2C图为一剖面结构示意图,用以显示本发明之半 导体封装制程中的第三个基本程序步骤; 第2D图为一剖面结构示意图,用以显示本发明之半 导体封装制程中的第四个基本程序步骤。 |
