| 发明名称 | 一种简化维特比译码器的方法 | ||
| 摘要 | 本发明提供一种简化维特比译码器(Viterbi)的方法，其包含以下步骤：(a)取得一已知的部分响应(PartialResponse)，并根据该部分响应的阶数(Tap)以决定一多余暂存选择模块的个数；(b)分析该多余暂存选择模块的一输出讯号以决定一启始输入讯号；以及(c)根据一向前循迹状态及该启始输入讯号于该维特比译码器中对一序列数据进行维特比译码。 | ||
| 申请公布号 | CN1725649A | 申请公布日期 | 2006.01.25 |
| 申请号 | CN200410054508.6 | 申请日期 | 2004.07.22 |
| 申请人 | 建兴电子科技股份有限公司 | 发明人 | 张佳彦 |
| 分类号 | H03M13/41(2006.01) | 主分类号 | H03M13/41(2006.01) |
| 代理机构 | 中科专利商标代理有限责任公司 | 代理人 | 周长兴 |
| 主权项 | 1.一种简化维特比(Viterbi)译码器的方法，其包含以下步骤：取得一已知的部分响应(Partial Response)，并根据该部分响应的阶数(Tap)以决定一多余暂存选择模块的个数；分析该多余暂存选择模块的一输出讯号以决定一启始输入讯号；以及根据一向前循迹状态及该启始输入讯号于该维特比译码器中对一序列数据进行维特比译码。 | ||
| 地址 | 台湾省台北市 | ||