| 主权项 |
1.一具电荷捕捉记忆胞元的半导体记忆体,其中存 在一半导体本体或基板,记忆电晶体(T)形成于其中 ,每一记忆电晶体(T)具、一通道区域于源极/汲极 区域之间一闸极电极及于该闸极电极及该道区域 间的一介电储存层序列, 一STI隔离(1),其存在于该半导体本体或基板,其在 该记忆电晶体(T)间的通道区域-自源极至汲极的- 纵向方向彼此相距一段距离平行排列, 存在一位元线(4),其沿该STI隔离(I)排列, 存在一字元线(2),其排列于相关于该位元线(4)横向 运行的列且以彼此相距一距离与该位元线(4)电绝 缘的方式, 各该闸极电极系由一相关字元线(2)的区段形成, 通道区域的个别纵方向系相关于该相关字元线(2) 横向地运行, 该位元线(4)系排列于远离该半导体本体或基板的 该字元线(2)的顶部上方, 存在一电传导的互连(6),其系排列于该字元线(2)间 的间隙且以与其电绝缘之方式, 该互连(6),系根据沿个别字元线(2)的记忆电晶体(T) 的连续编号, a)于该字元线的一侧,于每一状况中其电传导地连 接偶数号码的记忆电晶体(T)之一源极/汲极区域至 在该编号的接续奇数号码的记忆电晶体(T)之一源 极/汲极区域及, b)于该字元线(2)的相反侧,于每一状况中其电传导 地连接奇数号码的记忆电晶体(T)之一源极/汲极区 域至在该编号的接续偶数号码的记忆电晶体(T)之 一源极/汲极区域,及 该位元线(4)的每一状况中在该互连(6)电接触连接, 其在该位元线(4)的方向连续排列,但在该字元线(2) 间有一间隙, 其中 为在沿一相关位元线(40)或在二连续相关位元线(41 、42)间以预先决定距离分割该半导体记忆体为片( A,B), a)一电绝缘存在于在该相关位元线(41、42)间的二 连续STI隔离(1)间,或 b)一该互连序列(6)的一中断,其存在于沿在该相关 位元线(40)下方的该字元线(2),及/或存在一与该互 连(6)的该相关位元线(40)之电绝缘,或 c)该位元线(4)的一接线,系以提供于二连续相关位 元线(41、42)之间,一系列该记忆电晶体(T)被插入以 用于电隔离存在于该系列两侧的该记忆电晶体(T) 。 2.根据申请专利范围第1项的半导体记忆体,其中由 于该相关STI隔离(1)及存在于它们之间的一区域一 起形成一较宽的STI隔离(7), 一电绝缘在二连续位元线(41、42)下方的二连续STI 隔离(1)之间作动。 3.根据申请专利范围第1项的半导体记忆体,其中 一沿一位元线(40)下方的该字元线(2)的该互连序列 (6)的中断系藉由电绝缘区域(60)取代在该位元线(40 )区域的该互连而存在之事实而作动。 4.根据申请专利范围第1项的半导体记忆体,其中 一位元线(40)自该互连(6)的电绝缘系藉由形成无接 触该互连(6)的该位元线(40)之事实而连接。 5.根据申请专利范围第1项的半导体记忆体,其中 该位元线(4)的一接线系提供于二连续位元线(41、 42)之间,一系列记忆电晶体被提供做为假模式记忆 胞元(8),该假模式记忆胞元(8)的每一个具有一记忆 体位置(9)在该通道区域的两端,其设置一源极/汲 极区域与该相关记忆体位置(9)相邻,及 至少在该片(A、B)的其中之一的各消除操作之前, 其由该系列隔离,藉由该相关位元线(41、42),该假 模式记忆胞元(8)的该等记忆体位置(91、92)被程式 化,其个别相邻源极/汲极区域经由一互连(6)而电 传导地连接至在要被消除的片的一源极/汲极区域 。 6.根据申请专利范围第5项的半导体记忆体,其中 该假模式记忆胞元(8)的该记忆体位置(9)在该相邻 片(A、B)的其中之一的各消除之后被程式化。 图式简单说明: 第1图显示该STI隔离及字元线的排列机构。 第2图显示字元线、位元线及互连的排列机构及第 一示例具体实施例的切割为片的排列机构。 第3图显示字元线、位元线及互连的排列机构及第 二示例具体实施例的切割为片的排列机构。 第4图显示字元线、位元线及互连的排列机构及第 三示例具体实施例的切割为片的排列机构。 |
