| 主权项 |
1.一种记忆元件,包括: 一半导体基底; 一绝缘层,其具有氧化物之特性; 一第一与一第二嵌入物,其系由一非导电捕捉材料 所定义,该第一与该第二嵌入物与该绝缘层之一第 一侧侧与一第二侧相邻;以及 一多晶矽闸极,定义在该绝缘层以及至少一部分的 该第一与该第二嵌入物之上。 2.如申请专利范围第1项所述之记忆元件,更包括: 一第一与一第二氧化区块,其位于该第一与第二嵌 入物之侧边,覆盖该基底并紧邻该多晶矽闸极之侧 壁。 3.如申请专利范围第2项所述之记忆元件,更包括: 一多晶矽层定义在该多晶矽闸极与该第一与该第 二氧化区块之上。 4.如申请专利范围第3项所述之记忆元件,其中该多 晶矽层是一掺杂多晶矽层。 5.如申请专利范围第2项所述之记忆元件,其中该第 一与该第二氧化区块是高密度电浆氧化区块。 6.如申请专利范围第1项所述之记忆元件,其中该非 导电电荷捕捉材料系选自于氮化矽、氧化铝与铪 氧化物。 7.如申请专利范围第1项所述之记忆元件,其中该第 一与该第二电荷陷入捕捉嵌入物是被氧化物所包 围。 8.一种记忆元件的制造方法,包括: 提供一半导体基底; 在该基底上形成一绝缘层,且该绝缘层之材质为具 有氧化物之特性; 在该绝缘层之第一侧与第二侧形成多数个底切区 域; 在该些底切区域中形成一第一与一第二嵌入物,该 第一与第二嵌入物之材质具非导电电荷捕捉性质; 于该绝缘层上形成一闸极,该闸极至少部分重叠于 第一与第二嵌入物之上。 9.如申请专利范围第8项所述之记忆元件的制造方 法,更包括:紧邻该第一与该第二嵌入物植入多数 个接面。 10.如申请专利范围第8项所述之记忆元件的制造方 法,更包括: 沿着该多晶矽闸极之底部与侧壁成长形成一顶氧 化层(TOX);以及 在形成该些底切区域之后,于该基底之上再形成一 底层氧化层(BOX)。 11.如申请专利范围第10项所述之记忆元件的制造 方法,更包括: 于该第一、该第二嵌入物与该顶氧化层之间之顶 界面以及该第一、该第二嵌入物与该该底氧化层 之间之底部界面进行热处理。 12.如申请专利范围第8项所述之记忆元件的制造方 法,更包括:于该基底顶部形成一高密度电浆氧化 区块,其紧邻闸极的侧壁且位于该第一与第二嵌入 物之一侧。 13.如申请专利范围第12项所述之记忆元件的制造 方法,更包括: 在该高密度电浆氧化区块与该闸极之上沉积一多 晶矽层;以及 在该多晶矽层上沈积一层钨金属矽化物。 14.如申请专利范围第13项所述之记忆元件的制造 方法,其中该多晶矽层为一掺杂杂质多晶矽层。 15.如申请专利范围第12项所述之记忆元件的制造 方法,更包括:以化学物质移除高密度电浆氧化区 块之顶部。 16.如申请专利范围第15项所述之记忆元件的制造 方法,该化学物质为一氢氟酸。 17.如申请专利范围第8项所述之记忆元件的制造方 法,更包括:于该多晶矽闸极上形成一氮化矽区块 。 18.如申请专利范围第17项所述之记忆元件的制造 方法,更包括:在形成该第一与该第二嵌入物之后, 再以化学物质移除该氮化矽区块。 19.如申请专利范围第18项所述之记忆元件的制造 方法,该化学物质为一热磷酸。 20.如申请专利范围第8项所述之记忆元件的制造方 法,该些底切区域是以一化学物质来形成的。 21.如申请专利范围第20项所述之记忆元件的制造 方法,该化学物质是一氢氟酸。 22.如申请专利范围第8项所述之记忆元件的制造方 法,其中形成该第一与该第二嵌入物的方法包括: 在该闸极与该基底上沈积一共形的非导电电荷捕 捉材料层,以填入该些底切区域,该共形非导电电 荷捕捉材料层覆盖该闸极与该绝缘层;以及 氧化该共形非导电电荷捕捉材料层之外部,以形成 该第一与该第二嵌入物。 23.如申请专利范围第8项所述之记忆元件的制造方 法,其中沈积该共形非导电电荷捕捉材料层的方法 采用低压化学气相沈积法或原子层气相沉积法。 24.如申请专利范围第8项所述之记忆元件的制造方 法,其中该非导电电荷捕捉材料系选自于氮化物、 氧化铝、氧化铪所组成之族群。 25.如申请专利范围第8项所述之记忆元件的制造方 法,其中该闸极是一多晶矽闸极。 26.如申请专利范围第8项所述之记忆元件的制造方 法,更包括: 在该第一、该第二嵌入物与该绝缘层之界面进行 热处理。 27.如申请专利范围第8项所述之记忆元件的制方法 ,其中该第一与第二嵌入物之横向长度是等长或较 短于通道热电子注入或价带-价带热电洞注入之长 度。 28.如申请专利范围第8项所述之记忆元件的制造方 法,其中该第一与第二嵌入物的位置系发生通道热 电子注入或价带-价带热电洞注入之处。 29.如申请专利范围第8项所述之记忆元件的制造方 法,其中形成该第一与第二嵌入物的方法包括: 在该闸极与该基底上沈积一共形非导电电荷捕捉 材料层,以填入该些底切区域,该共形非导电电荷 捕捉材料层覆盖该闸极与该绝缘层;以及 蚀刻该共形非导电电荷捕捉材料层的外部,以形成 该第一与该第二嵌入物。 30.如申请专利范围第29项所述之记忆元件的制造 方法,该沈积该共形非导电电荷捕捉材料层的方法 可采用一低压化学气相沈积法或一原子层气相沉 积法。 图式简单说明: 图1系根据本发明实施例所绘示之一种电荷捕捉记 忆元件的剖面图。 图2A-2I系绘示图1之一种电荷捕捉记忆元件的制造 方法流程图。 图3系绘示运用图2A-2I之方法所制造之具有九个电 荷捕捉记忆体元件之电荷捕捉记忆元件阵列结构 的俯视图。 图3A系绘示图3之电荷捕捉记忆元件阵列结构其A-A' 切线之剖面图。 图3B系绘示图3之电荷捕捉记忆元件阵列结构其B-B' 切线之剖面图。 |
