| 发明名称 | PLL电路及高频接收装置 | ||
| 摘要 | PLL电路具有将利用分频器的VCO的输出再进行分频的计数器、以及存储多种模式的计数器设定周期的存储器。存储器利用通过串行总线(SB)从PLL电路的外部输入的选择信号读出所指定的设定周期。从存储器读出的数据量多的设定周期由于通过并行总线(PB)输出计数器，因此对计数器的周期设定几乎不花费时。另外，即使计数器的位数增加，设定时间也不延长。而且，在接收频道规定的区域中，即使使用与以往相同的串行总线接口，也能够传送选择存储器中存储的设定周期用的数据量少的选择信号，缩短计数器的周期设定时间。 | ||
| 申请公布号 | CN1716784A | 申请公布日期 | 2006.01.04 |
| 申请号 | CN200510082381.3 | 申请日期 | 2005.06.15 |
| 申请人 | 夏普株式会社 | 发明人 | 米生祐己 |
| 分类号 | H03L7/183(2006.01);H04N5/44(2006.01) | 主分类号 | H03L7/183(2006.01) |
| 代理机构 | 上海专利商标事务所有限公司 | 代理人 | 沈昭坤 |
| 主权项 | 1.一种PLL电路(61、62)，将基准频率信号进行分频，另一方面将压缩振荡器(4)的输出信号进行分频，检测两个分频输出的相位差，输出与该相位差相对应的提供给所述压控振荡器(4)的控制电压，其特征在于，包含将所述压控振荡器(4)的输出信号进行分频的可编程计数器(24)、存储多种模式的所述计数器(24)的设定周期的存储器(28、29)、将选择所述存储器(28、29)中存储的设定周期用的数据向存储器(28、29)传送的串行总线(SB)、以及将根据所述数据从所述存储器(28、29)读出的设定周期向所述计数器(24)传送的并行总线(PB)。 | ||
| 地址 | 日本大阪府 | ||