发明名称 一种制作导电插塞之方法
摘要 本发明提供一种形成导电插塞的方法,包含有:提供一半导体基底,其上具有一掺杂区;于该半导体基底上沈积一介电层;于该介电层中形成一开口,暴露出部分该掺杂区;于该开口中沈积一第一未掺杂(undoped)矽层;于该第一未掺杂矽层上,现场(in-situ)沈积一第一纯 CVD掺质层,该第一纯CVD掺质层随后以扩散方式掺入该第一未掺杂矽层,形成第一掺杂矽层;以及于该第一掺杂矽层上沈积一第二未掺杂矽层。
申请公布号 TWI245353 申请公布日期 2005.12.11
申请号 TW092121721 申请日期 2003.08.07
申请人 南亚科技股份有限公司 发明人 吴文杰;吴俊亿
分类号 H01L21/60 主分类号 H01L21/60
代理机构 代理人 许锺迪 台北县永和市福和路389号5楼
主权项 1.一种形成导电插塞的方法,包含有:提供一半导体基底,其上具有一掺杂区;于该半导体基底上沈积一介电层;于该介电层中形成一开口,暴露出部分该掺杂区;于该开口中沈积一第一未掺杂(undoped)矽层;于该第一未掺杂矽层上,现场(in-situ)沈积一第一纯CVD掺质层,该第一纯CVD掺质层随后以扩散方式掺入该第一未掺杂矽层,形成第一掺杂矽层;以及于该第一掺杂矽层上沈积一第二未掺杂矽层。2.如申请专利范围第1项所述之方法,其中在沈积该第二未掺杂矽层之后,该方法另包含有:于该第二未掺杂矽层上,现场(in-situ)沈积一第二纯CVD掺质层,该第二纯CVD掺质层随后以扩散方式掺入该第二未掺杂矽层,形成第二掺杂矽层;以及于该第二掺杂矽层上沈积一第三未掺杂矽层,其中该第三未掺杂矽层填满该开口。3.如申请专利范围第2项所述之方法,其中沈积第三未掺杂矽层之后,该方法另包含有:进行一化学机械研磨(chemical mechanical polish, CMP)制程,将该开口以外的第一掺杂矽层、第二掺杂矽层以及第三未掺杂矽层去除,只留下该开口内的第一掺杂矽层、第二掺杂矽层以及第三未掺杂矽层,形成一导电插塞。4.如申请专利范围第2项所述之方法,其中该掺杂区系为一N+掺杂区,该第一纯CVD掺质层以及该第二纯CVD掺质层则皆为CVD磷层。5.一种形成导电插塞的方法,包含有:提供一半导体基底,其上具有一第一元件;于该半导体基底上沈积一介电层;于该介电层中形成一开口,暴露出部分该第一元件;于该开口中沈积一第一未掺杂(undoped)矽层;于该第一未掺杂矽层上现场(in-situ)沈积一第一纯CVD磷层,该第一纯CVD磷层随后以扩散方式掺入该第一未掺杂矽层,形成第一掺杂矽层;以及于该第一掺杂矽层上沈积一第二未掺杂矽层。6.如申请专利范围第5项所述之方法,其中在沈积该第二未掺杂矽层之后,该方法另包含有:于该第二未掺杂矽层上,现场(in-situ)沈积一第二纯CVD磷层,该第二纯CVD磷层随后以扩散方式掺入该第二未掺杂矽层,形成第二掺杂矽层;以及于该第二掺杂矽层上沈积一第三未掺杂矽层,其中该第三未掺杂矽层填满该开口。7.如申请专利范围第5项所述之方法,其中该第一元件系为金属内连线。8.一种形成导电插塞的方法,包含有:提供一半导体基底,其上具有一介电层,其中该介电层内有一开口;将该半导体基底置于一CVD反应舱中;以及以交替方式于该CVD反应舱中通入矽甲烷(silane, SiH4)以及磷化氢(phosphine, PH3)气体进行化学气相沈积,以于该介电层上以及该开口内渐次形成复数层纯矽层以及复数层纯磷层,并使该纯磷层随后以扩散方式掺入该复数层纯矽层。图式简单说明:图一显示习知进行现场掺杂CUD多晶矽沈积过程中,前驱物包括矽甲烷(silane, SiH4)以及磷化氢(phosphine,PH3)之流量(flow rate)对反应时间(process time)作图。图二为本发明较佳实施例之导电插塞剖面示意图。图三显示本发明进行现场掺杂CVD多晶矽沈积过程中,前驱物包括矽甲烷(SiH4)以及磷化氢(PH3)之流量对反应时间作图。图四至图十显示本发明制作图二中较佳实施例之导电插塞剖面示意图。
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