| 主权项 |
1.一种用于连接至一主处理器之记忆体系统,该系 统系包括: 一具有非依电性的记忆体区段之固态记忆体,该些 非依电性的记忆体区段系个别可定址的并且被配 置成可抹除的区段之区块,每个该区段都具有一个 界定其在该记忆体中的实际位置之实际位址;以及 一个用以将资料结构写入该记忆体并且从该记忆 体读取资料结构、以及用以将该些区段的区块分 类成为被当作是已抹除的区块以及被当作是未被 抹除的区块之控制器;其中该控制器系包含: 用以将接收自该主处理器之逻辑位址转换成为在 该记忆体中的该些记忆体区段的实际位址之机构; 一个用以指向来自该主处理器之资料将被写入的 区段之实际位址的写入指标,该写入指标系被该控 制器控制以一种预设的顺序移动在任何被当作是 已抹除的区块之记忆体区段的实际位址之间,并且 当该区块已经被填满时,移动到另一个已抹除的区 块; 其中该控制器系被配置使得,当一个区段写入命令 系接收自该主处理器时,该控制器系转换一个接收 自该主处理器的逻辑位址成为一个资料被写入的 实际位址,其系藉由对于该逻辑位址配置该写入指 标目前所指向的实际位址,并且其中该控制器系被 配置来编辑一个区段配置表,该区段配置表系具有 区段的逻辑位址及已经由该控制器分别对于该些 区段的逻辑位址所配置的区段的实际位址,并且该 控制器更新该区段配置表的次数系比用来自该主 处理器的资料写入记忆体区段的次数来的低,并且 其特征在于设置有至少一个额外的区段的区块,其 系包含一个区段配置表区块之修改后的版本之个 别的区段,并且其中当在该额外的区块中的所有区 段都被写入修改后的版本之区段配置表的区段时, 则各个区段配置表区块才被重写以包含在该额外 的区块中所有修改后的版本,并且该额外的区块系 被抹除。 2.如申请专利范围第1项之记忆体系统,其中该写入 指标系被该控制器控制以一种预设的顺序移动在 被当作是已抹除的区块之间。 3.如申请专利范围第1或2项之记忆体系统,其中在 该区段配置表中的实际区段位址是由逻辑区段位 址所排序,藉此第N个区段配置表的项目系包含具 有逻辑位址N的资料已经被写入的区段之实际位址 。 4.如申请专利范围第3项之记忆体系统,其中该控制 器系被配置使得当一个区段读取命令系接收自该 主处理器时,该控制器系在该区段配置表中查阅一 个接收自该主处理器的逻辑区段位址,以便于获得 该控制器先前配置给该逻辑区段位址的实际区段 位址。 5.如申请专利范围第1项之记忆体系统,其中该区段 配置表是被储存在该固态记忆体中的至少一个记 忆体区段之区块中。 6.如申请专利范围第5项之记忆体系统,其中该控制 器系被配置来藉由以整个区块地重写该区段配置 表以更新该区段配置表。 7.如申请专利范围第1项之记忆体系统,其中在该额 外的区块中的每个区段系包含其所更新之区段配 置表区块之区段的实际位址,以及该区段配置表区 块之该区段之修改后的版本。 8.如申请专利范围第1项之记忆体系统,其中当每个 区块被写入其中的资料填满时,该控制器系被配置 以控制该写入指标以顺序地移动,以实际位址递升 的数値顺序移动在已抹除的区块之间。 9.如申请专利范围第8项之记忆体系统,其中该写入 指标之控制是循环的,在一种方式为一旦根据实际 位址的顺序之最高的区块中之区段已经被填满资 料时,该写入指标系被该控制器控制来折回到在目 前所有被该控制器当作是已抹除的区块中之具有 数値上最低的实际区块位址之区段的区块。 10.如申请专利范围第1项之记忆体系统,其中该控 制器系被配置以控制该写入指标依据实际位址顺 序为非依序地移动在该些已抹除的区块之间。 11.如申请专利范围第1项之记忆体系统,其中每个 该记忆体区段系实际地分割成为一个资料区域以 及一个备用区域,并且该控制器系被配置以便于将 包括标头资料与错误更正码资料的架空资料写入 到该区段中的一个位置处,该位置系偏离该区段的 资料区域之起始处,并且被配置以写入接收自该主 处理器之使用者资料于该区段中、在该架空资料 之任一侧剩余的空间内。 12.如申请专利范围第11项之记忆体系统,其中该架 空资料系偏离一个由将被写入该区段的使用者资 料之至少一个位元所决定的量。 13.如申请专利范围第1项之记忆体系统,其中在每 个该区段的区块中之记忆体区段是整体成为一单 元而可抹除的。 14.如申请专利范围第13项之记忆体系统,其中在每 个该区段的区块中之记忆体区段也是个别可抹除 的。 15.如申请专利范围第1项之记忆体系统,其中该控 制器系被配置以控制在该记忆体之上的抹除动作, 以便于只抹除整个记忆体区段的区块,并且其中若 一个区段的区块中之所有的记忆体区段均为已抹 除的区段时,则该区段的区块被该控制器当作是一 个已抹除的区块。 16.如申请专利范围第15项之记忆体系统,其中若一 个区块含有一或多个损坏的区段时,则该控制器将 整个区块界定为损坏的,并且将该区块当作是未被 抹除的区块,因而没有资料会被写入该区块。 17.如申请专利范围第14项之记忆体系统,其中若一 个区块含有一或多个损坏的区段时,则该控制器将 该区块当作是一个已抹除的区块,藉此该控制器仍 然可以使用在该区块中之良好的区段来储存资料, 并且其中该记忆体系统系包含一个指明损坏的区 段之表,并且该控制器系被配置来检查该写入指标 将被移到的下一个区段位址是否为一个损坏的区 段之位址,并且若其为一个损坏的区段之位址时, 控制该写入指标以跳过此损坏的区段,并且根据该 些区段将被写入之预设的顺序来移动到下一个区 段位址。 18.如申请专利范围第1项之记忆体系统,其中每个 区段的区块均具有一个界定其在该记忆体中的实 际位置之实际区块位址,并且每个该记忆体区段的 实际位址系包含其所位于的区块之实际区块位址, 并且其中该控制器系被配置以编辑一个被当作是 已抹除的区段的区块中之至少某些区块之实际区 块位址的表列,该表列系以一种其中该写入指标将 要移动在该些区块之间的顺序来加以排列,该表列 被该控制器利用以快速地指出下一个将被写入之 区段的区块,并且该记忆体系统更包含暂时的记忆 体机构,该表列系被该控制器储存在该机构之中。 19.如申请专利范围第1项之记忆体系统,其中该控 制器系被配置使得当一个区段写入命令由该控制 器自该主处理器接收,该命令系造成先前被写入另 一区段之废弃的资料时,该控制器系储存内含目前 废弃的资料之区段的位址于该记忆体系统之一暂 时的记忆体中。 20.如申请专利范围第19项之记忆体系统,其中该控 制器系进一步被配置使得若一个由使用者所产生 的区段删除命令系由该控制器接收自该主处理器 时,该控制器将欲被删除的区段标示为废弃的,并 且储存该区段的位址于该暂时的记忆体中。 21.如申请专利范围第19或20项之记忆体系统,其中 该控制器系被配置以在任何时候仅容许一固定预 设数目的区块,在此称之为目前废弃的区块来含有 一或多个内含曾经由该写入指标所写入之废弃的 资料之区段,并且使得当在一个该目前废弃的区块 中的所有区段都含有废弃的资料时,该目前废弃的 区块系立刻被抹除。 22.如申请专利范围第21项之记忆体系统,其中该控 制器系被配置使得其中一个不同于该目前废弃的 区块之区块中的区段将含有废弃的资料之情形时, 该控制器系:将一个该目前废弃的区块中之有效的 (非废弃的)区段内之任何的资料重新配置到另一 个区块,并且接着抹除该目前废弃的区块;将不同 于目前废弃的区块之该区块内的该区段标示为废 弃的;并且指定该另一区块作为一个新的目前废弃 的区块。 23.如申请专利范围第21项之记忆体系统,其中目前 废弃的区块之该固定预设的数目是1。 24.如申请专利范围第22项之记忆体系统,其中该控 制器要将该有效的资料重新配置到的该区块是该 写入指标目前所位在其中的区块。 25.如申请专利范围第22项之记忆体系统,其中该记 忆体系统系包含另一个写入指标,在此称之为重新 配置指标,用于指向该有效的资料将被重新配置到 的区段之实际位址,该重新配置指标永远系在不同 于该写入指标之区段的区块中。 26.如申请专利范围第25项之记忆体系统,其中该记 忆体系统系包含另一个写入指标,称之为系统写入 指标,其系指向系统资料将从主处理器被写入的区 段之实际位址,该系统写入指标永远系在不同于该 写入指标之区块中。 27.如申请专利范围第26项之记忆体系统,其中该控 制器系被配置以便于容许在任何时候存在至少两 个内含一或多个废弃的区段之区块,其中之一区块 是该目前废弃的区块,而另一个区块是内含一或多 个废弃的系统资料区段之目前废弃的系统区块,并 且若任何的系统资料区段需要被重新配置以便容 许该目前废弃的系统区块被抹除时,则被重新配置 的系统资料系被送到该系统写入指标目前所指向 的位址处。 28.如申请专利范围第26项之记忆体系统,其中该记 忆体系统系包含另一个写入指标,在此称之为系统 重新配置指标,用以指向有效的系统资料将被重新 配置到的区段之实际位址,该系统重新配置指标永 远系在不同于该写入指标以及系统写入指标之区 段的区块中。 29.如申请专利范围第26项之记忆体系统,其中该控 制器系被配置使得,若在因为废弃的资料刚刚已经 在另一区块中被产生而因此该控制器必须抹除一 个该目前废弃的区块之际,该目前废弃的区块含有 该些写入指标中之一时,该控制器继续进行产生一 个新的目前废弃的区块,但是延迟该旧的目前废弃 的区块之抹除,在此称之为未决定的废弃区块,直 到在该未决定的废弃区块中所有已抹除的区段都 已经被填满,并且该指标移到下一个由该控制器所 界定之将被使用的已抹除的区块之上为止,在那个 时候,在该未决定的废弃区块中任何有效的(非废 弃的)资料系被该控制器所重新配置,并且该未决 定的废弃区块系被抹除。 30.如申请专利范围第27项之记忆体系统,其中该控 制器系被配置以储存自从该区段配置表上次被更 新之后,重新配置的资料已经分别由在此称之为重 新配置区段表列的重新配置指标、在此称之为写 入系统区段表列的系统写入指标、以及在此称之 为系统重新配置区段表列的系统重新配置指标所 写入在该记忆体中的区段所对应的逻辑区段位址 之个别的表列于该记忆体系统的一个暂时记忆体 中,并且该控制器系被配置以储存已经由该重新配 置指标、系统写入指标与系统重新配置指标所使 用的区块之顺序的相对应之表列,在此称之为重新 配置区块表列、写入系统区块表列以及系统重新 配置区块表列于该暂时的记忆体中。 31.如申请专利范围第1项之记忆体系统,其中除了 从该主处理器写入资料结构到该记忆体之外,该控 制器也产生并写入被指定为控制资讯的资料到该 记忆体,并且该控制器系被配置以便写入此种控制 资讯于一或多个不同于接收自该主处理器的资料 结构所写入的区块之记忆体区段的区块之控制区 块。 32.如申请专利范围第31项之记忆体系统,其中该控 制器系被配置以储存一个所有区段配置表区块之 区块位址的表列于至少一个该控制区块中。 33.如申请专利范围第31或32项之记忆体系统,其中 该控制器系被配置以储存该一或多个控制区块的 区块位址于该记忆体的一个专用的开机区块中,此 开机区块系为在该记忆体中的第一个不含有任何 损坏的区段之区段的区块。 34.如申请专利范围第32项之记忆体系统,其中该所 有的区段配置表区块位址之表列系为复数个表列 部分之形式,并且每个该部分系含有一组逻辑上连 续的区段配置表区块以及任何对应到该些区段配 置表区块之额外的区段配置表区块的区块位址。 35.如申请专利范围第1项之记忆体系统,其中该控 制器系被配置以储存一个自从该区段配置表上次 被更新之后,已经由该写入指标所写入的资料结构 之逻辑区段位址的写入区段表列在该记忆体系统 之一个暂时的记忆体中。 36.如申请专利范围第35项之记忆体系统,其中该控 制器系被配置也储存自从该区段配置表之上次更 新之后,其中已经由该写入指标用于写入资料所使 用之区块的顺序于该暂时的记忆体中,此顺序系以 位址被保存于该写入区段表列中之被更新后的区 段所位于其中的区块之区块位址的写入区块表列 之形式加以储存的。 37.如申请专利范围第36项之记忆体系统,其中该写 入区段表列具有预设的大小,并且一旦该写入区段 表列满了,至少一个区段配置表区块或是额外的区 段配置表区块系被更新,并且该写入区段表列与写 入区块表列系被腾空。 38.如申请专利范围第36项之记忆体系统,其中该控 制器系储存一个开始的实际区段位址、以及自从 该区段配置表或是额外的区段配置表区块之上次 更新之后,内含资料已经被该控制器写入的区段之 区块之间的连结于该固态记忆体之一个该控制区 块中。 39.如申请专利范围第1项之记忆体系统,其中每个 该区段系由记忆体之单一“页"、亦即在一个记忆 体区段之区块中一列的记忆体单元所组成。 40.如申请专利范围第1项之记忆体系统,其中该控 制器系被配置以一致大小的资料片段来写入资料 至该些记忆体区段,并且从该些记忆体区段读取资 料。 41.如申请专利范围第40项之记忆体系统,其中所有 该些记忆体区段系为相同的大小,并且每个该资料 片段在大小系等于一个该记忆体区段之大小。 42.如申请专利范围第1项之记忆体系统,其更包含 一个暂时的快取记忆体,该控制器系被配置来储存 一组包含被该控制器从该区段配置表中最近被存 取之区段配置表项目之连续的区段配置表项目在 该快取记忆体中。 43.如申请专利范围第41项之记忆体系统,其中在该 额外的区块中的每个区段系包含其所更新之区段 配置表区块之区段的实际位址,以及该区段配置表 区块之该区段之修改后的版本;并且 该控制器系被配置来在该暂时的快取记忆体中产 生一个所有的额外的区段配置表区块以及与其相 关的区段配置表区块之实际位址的表列,此表列在 每次一个区段配置表的区段写入动作被执行时系 被更新。 44.如申请专利范围第1项之记忆体系统,其中该固 态记忆体系包括以单一记忆体晶片之型式的单一 记忆体阵列。 45.如申请专利范围第1项之记忆体系统,其中该固 态记忆体系包括一个由复数个记忆体晶片所构成 之记忆体阵列。 46.如申请专利范围第1项之记忆体系统,其中该固 态记忆体系包括以复数个记忆体晶片之型式的复 数个记忆体阵列,并且其中该控制器系被配置以将 该复数个记忆体晶片中的记忆体区段形成为复数 个虚拟区块,每个该虚拟区块系包括来自于每个该 记忆体晶片的一个可抹除的记忆体区段之区块,并 且将该些虚拟区块分类为被当作是已抹除的区块 以及被当作是未被抹除的区块。 47.如申请专利范围第46项之记忆体系统,其中该控 制器系被配置以编辑一个被当作是已抹除的虚拟 区块之表列并且储存此表列在该记忆体系统中之 暂时的记忆体内,并且控制该写入指标从一个晶片 移动到另一个晶片用于供每个连续的区段写入动 作之用,其系开始于该虚拟区块之一个可抹除的区 块中之一个区段、并且连续地移动到在该虚拟区 块中之其它的每个可抹除的区块之一个区段、直 到在该虚拟区块之每个可抹除的区块中的一个区 段都已经被写入为止,并且接着移回到其中第一个 区段被写入的晶片、并且以类似的方式继续来填 入在该虚拟区块之每个可抹除的区块中之另一个 区段、依此类推,直到该虚拟区块填满资料为止, 并且接着移动该写入指标到该被当作是已抹除的 虚拟区块之表列中的下一个虚拟区块,并且以类似 的方式填满此下一个虚拟区块。 48.如申请专利范围第47项之记忆体系统,其中该控 制器系被配置使得对于该控制器为了一个接收自 该主处理器的多重区段写入命令所执行之每n个连 续的区段写入动作而言,其中n是小于或是等于在 该记忆体系统中之固态记忆体晶片的个数,该控制 器系实质上同时地写入在n个晶片中的每个晶片内 之一个区段。 49.如申请专利范围第47或48项之记忆体系统,其中 该控制器系被配置以藉由同时抹除在该虚拟区块 中之所有可抹除的区块来进行任何该虚拟区块之 抹除。 50.一种用以控制资料结构的读取与写入往返一个 固态记忆体之方法,该固态记忆体系具有个别可定 址并且被配置成可抹除的区段的区块之非依电性 的记忆体区段,每个该区段都具有一个界定其在该 记忆体中的实际位置之实际位址,该方法系包括步 骤有: 分类该些区段的区块成为被当作是已抹除的区块 以及被当作是未被抹除的区块; 提供一个用以指向来自一个主处理器的资料将被 写入的区段之实际位址的写入指标,并且控制该至 少一个写入指标以在一种预设的顺序下移动在任 何被当作是已抹除的区块之记忆体区段的实际位 址之间,并且当该区块已经被填满时,移动到另一 个已抹除的区块,并且当一个区段写入命令系接收 自该主处理器时,将一个接收自该主处理器的逻辑 位址转换成为一个资料被写入的实际位址,其系藉 由对于该逻辑位址配置该写入指标目前所指向的 实际位址; 储存一个区段的逻辑位址及已经由该控制器分别 对于该些区段的逻辑位址所配置的区段的实际位 址之区段配置表于非依电性的固态记忆体中;并且 更新该区段配置表的次数小于以来自该主处理器 的资料写入记忆体区段的次数; 其特征在于设置有至少一个额外的区段的区块,其 系包含一个区段配置表区块之修改后的版本之个 别的区段,并且其中当在该额外的区块中的所有区 段都被写入修改后的版本之区段配置表的区段时, 则各个区段配置表区块才被重写以包含在该额外 的区块中所有修改后的版本,并且该额外的区块系 被抹除。 51.一种用于连接至一主处理器之记忆体系统,该系 统系包括: 一具有非依电性的记忆体区段之固态记忆体,该些 非依电性的记忆体区段系个别可定址的并且被配 置成可抹除的区段之区块,每个该区段都具有一个 界定其在该记忆体中的实际位置之实际位址;以及 一个用以将资料结构写入该记忆体并且从该记忆 体读取资料结构、以及用以将该些区段的区块分 类成为被当作是已抹除的区块以及被当作是未被 抹除的区块之控制器;其中该控制器系包含: 用以将接收自该主处理器之逻辑位址转换成为在 该记忆体中的该些记忆体区段的实际位址之机构; 一个用以指向来自该主处理器之资料将被写入的 区段之实际位址的写入指标,该写入指标系被该控 制器控制以一种预设的顺序移动在任何被当作是 已抹除的区块之记忆体区段的实际位址之间,并且 当该区块已经被填满时,移动到另一个已抹除的区 块; 其中该控制器系被配置使得,当一个区段写入命令 系接收自该主处理器时,该控制器系转换一个接收 自该主处理器的逻辑位址成为一个资料被写入的 实际位址,其系藉由对于该逻辑位址配置该写入指 标目前所指向的实际位址,并且其中该控制器系被 配置来编辑一个区段配置表,该区段配置表系具有 逻辑位址及已经由该控制器分别对于该些逻辑位 址所配置的实际位址,并且该控制器更新该区段配 置表的次数系比用来自该主处理器的资料写入记 忆体区段的次数来的低,并且其中该控制器系被配 置使得当一个区段写入命令由该控制器自该主处 理器接收,该命令系造成先前被写入另一区段之废 弃的资料时,该控制器系储存内含目前废弃的资料 之区段的位址于该记忆体系统之一暂时的记忆体 中,并且其中该控制器系被配置以在任何时候仅容 许一固定预设数目的区块,在此称之为目前废弃的 区块来含有一或多个内含曾经由该写入指标所写 入之废弃的资料之区段,并且使得当在一个该目前 废弃的区块中的所有区段都含有废弃的资料时,该 目前废弃的区块系立刻被抹除。 52.如申请专利范围第51项之记忆体系统,其中该控 制器系被配置使得其中一个不同于该目前废弃的 区块之区块中的区段将含有废弃的资料之情形时, 该控制器系:将一个该目前废弃的区块中之有效的 (非废弃的)区段内之任何的资料重新配置到另一 个区块,并且接着抹除该目前废弃的区块;将不同 于目前废弃的区块之该区块内的该区段标示为废 弃的;并且指定该另一区块作为一个新的目前废弃 的区块。 53.如申请专利范围第51项之记忆体系统,其中目前 废弃的区块之该固定预设的数目是1。 54.如申请专利范围第52项之记忆体系统,其中该控 制器要将该有效的资料重新配置到的该区块是该 写入指标目前所位在其中的区块。 55.如申请专利范围第52项之记忆体系统,其中该记 忆体系统系包含另一个写入指标,在此称之为重新 配置指标,用于指向该有效的资料将被重新配置到 的区段之实际位址,该重新配置指标永远系在不同 于该写入指标之区段的区块中。 56.如申请专利范围第55项之记忆体系统,其中该记 忆体系统系包含另一个写入指标,称之为系统写入 指标,其系指向系统资料将从主处理器被写入的区 段之实际位址,该系统写入指标永远系在不同于该 写入指标之区块中。 57.如申请专利范围第56项之记忆体系统,其中该控 制器系被配置以便于容许在任何时候存在至少两 个内含一或多个废弃的区段之区块,其中之一区块 是该目前废弃的区块,而另一个区块是内含一或多 个废弃的系统资料区段之目前废弃的系统区块,并 且若任何的系统资料区段需要被重新配置以便容 许该目前废弃的系统区块被抹除时,则被重新配置 的系统资料系被送到该系统写入指标目前所指向 的位址处。 58.如申请专利范围第56项之记忆体系统,其中该记 忆体系统系包含另一个写入指标,在此称之为系统 重新配置指标,用以指向有效的系统资料将被重新 配置到的区段之实际位址,该系统重新配置指标永 远系在不同于该写入指标以及系统写入指标之区 段的区块中。 59.如申请专利范围第56项之记忆体系统,其中该控 制器系被配置使得,若在因为废弃的资料刚刚已经 在另一区块中被产生而因此该控制器必须抹除一 个该目前废弃的区块之际,该目前废弃的区块含有 该些写入指标中之一时,该控制器继续进行产生一 个新的目前废弃的区块,但是延迟该旧的目前废弃 的区块之抹除,在此称之为未决定的废弃区块,直 到在该未决定的废弃区块中所有已抹除的区段都 已经被填满,并且该指标移到下一个由该控制器所 界定之将被使用的已抹除的区块之上为止,在那个 时候,在该未决定的废弃区块中任何有效的(非废 弃的)资料系被该控制器所重新配置,并且该未决 定的废弃区块系被抹除。 60.如申请专利范围第57项之记忆体系统,其中该控 制器系被配置以储存自从该区段配置表上次被更 新之后,重新配置的资料已经分别由在此称之为重 新配置区段表列的重新配置指标、在此称之为写 入系统区段表列的系统写入指标、以及在此称之 为系统重新配置区段表列的系统重新配置指标所 写入在该记忆体中的区段所对应的逻辑区段位址 之个别的表列于该记忆体系统的一个暂时记忆体 中,并且该控制器系被配置以储存已经由该重新配 置指标、系统写入指标与系统重新配置指标所使 用的区块之顺序的相对应之表列,在此称之为重新 配置区块表列、写入系统区块表列以及系统重新 配置区块表列于该暂时的记忆体中。 61.一种用于连接至一主处理器之记忆体系统,该系 统系包括: 一具有非依电性的记忆体区段之固态记忆体,该些 非依电性的记忆体区段系个别可定址的并且被配 置成可抹除的区段之区块,每个该区段都具有一个 界定其在该记忆体中的实际位置之实际位址;以及 一个用以将资料结构写入该记忆体并且从该记忆 体读取资料结构、以及用以将该些区段的区块分 类成为被当作是已抹除的区块以及被当作是未被 抹除的区块之控制器;其中该控制器系包含: 用以将接收自该主处理器之逻辑位址转换成为在 该记忆体中的该些记忆体区段的实际位址之机构; 一个用以指向来自该主处理器之资料将被写入的 区段之实际位址的写入指标,该写入指标系被该控 制器控制以一种预设的顺序移动在任何被当作是 已抹除的区块之记忆体区段的实际位址之间,并且 当该区块已经被填满时,移动到另一个已抹除的区 块; 其中该控制器系被配置使得,当一个区段写入命令 系接收自该主处理器时,该控制器系转换一个接收 自该主处理器的逻辑位址成为一个资料被写入的 实际位址,其系藉由对于该逻辑位址配置该写入指 标目前所指向的实际位址,并且其中该控制器系被 配置来编辑一个区段配置表,该区段配置表系具有 逻辑位址及已经由该控制器分别对于该些逻辑位 址所配置的实际位址,并且该控制器更新该区段配 置表的次数系比用来自该主处理器的资料写入记 忆体区段的次数来的低,并且其中该固态记忆体系 包括以复数个记忆体晶片之型式的复数个记忆体 阵列,并且其中该控制器系被配置以将该复数个记 忆体晶片中的记忆体区段形成为复数个虚拟区块, 每个该虚拟区块系包括来自于每个该记忆体晶片 的一个可抹除的记忆体区段之区块,并且将该些虚 拟区块分类为被当作是已抹除的区块以及被当作 是未被抹除的区块,并且其中该控制器系被配置以 编辑一个被当作是已抹除的虚拟区块之表列并且 储存此表列在该记忆体系统中之暂时的记忆体内, 并且控制该写入指标从一个晶片移动到另一个晶 片用于供每个连续的区段写入动作之用,其系开始 于该虚拟区块之一个可抹除的区块中之一个区段 、并且 连续地移动到在该虚拟区块中之其它的每个可抹 除的区块之一个区段、直到在该虚拟区块之每个 可抹除的区块中的一个区段都已经被写入为止,并 且接着移回到其中第一个区段被写入的晶片、并 且以类似的方式继续来填入在该虚拟区块之每个 可抹除的区块中之另一个区段、依此类推,直到该 虚拟区块填满资料为止,并且接着移动该写入指标 到该被当作是已抹除的虚拟区块之表列中的下一 个虚拟区块,并且以类似的方式填满此下一个虚拟 区块。 62.如申请专利范围第61项之记忆体系统,其中该控 制器系被配置使得对于该控制器为了一个接收自 该主处理器的多重区段写入命令所执行之每n个连 续的区段写入动作而言,其中n是小于或是等于在 该记忆体系统中之固态记忆体晶片的个数,该控制 器系实质上同时地写入在n个晶片中的每个晶片内 之一个区段。 63.如申请专利范围第61项之记忆体系统,其中该控 制器系被配置以藉由同时抹除在该虚拟区块中之 所有可抹除的区块来进行任何该虚拟区块之抹除 。 图式简单说明: 图1是在一种NAND类型的FLASH记忆体中之一个区段的 区块之概要图示,在其中系显示有三个区段; 图2是一种包括一个FLASH晶片以及一个控制器晶片 的记忆体系统之方块图; 图3是在一种NAND或是AND类型的FLASH记忆体中之一页 资料之概要图示; 图4系显示图3的页之标头栏位的结构; 图5系描绘一页的实际位址(PA)之格式; 图6系描绘一个控制区块(CB)的项目; 图7系描绘在一个表区块表列(TBL)中的一个项目; 图8系显示一个MAP项目之格式; 图9系显示在该ASB表列(ASBL)中的一个项目之格式; 图10系描绘一个目前废弃的区块(COB)结构之格式; 图11是一个描绘根据本发明之一实施例的多个FLASH 晶片之记忆体系统的一个虚拟的区块中,区段被写 入的顺序之表; 图12系显示一个虚拟的位址(VA)之格式; 图13系显示该PA是如何从该VA加以获得的; 图14系描绘根据本发明之多重区段写入一个多重 FLASH晶片记忆体系统的动作之时序; 图15是一个控制器晶片之方块图; 图16是一个显示对于本发明之记忆体系统所配置 的记忆体容量表; 图17是一个显示位址转换方法的流程图; 图18是一个在图17的方块58所执行的步骤之流程图; 图19是一个包括四个FLASH晶片以及一个控制器晶片 之多重FLASH晶片记忆体系统之方块图; 图20是一个在图17的方块56所执行的步骤之流程图; 图21是一个在图17的方块44所执行的步骤之流程图; 图22是一个区段读取动作之流程图; 图23是一个区段写入动作之流程图; 图24是一个在图23的方块161所执行的步骤之流程图 ; 图25是一个在图24的方块207所执行的步骤之流程图 ; 图26是一个在图23的方块160所执行的步骤之流程图 ; 图27是一个区段删除动作之流程图; 图28系描绘在NAND或是AND类型的FLASH记忆体中之一 页的实际划分; 图29是配置资料在图28的FLASH页中之另一种方式的 图示; 图30是配置资料在图28的FLASH页中之又一种方式的 图示; 图31(a)系描绘在一个区段写入动作之前,在控制器 的缓冲记忆体内的资料; 图31(b)系描绘在一个写入动作完成之后在FLASH页中 的资料,其中该资料系依据图30的实施例加以配置 的; 图32是在图31(a)与(b)的写入动作期间,将来自该控 制器的缓冲器之资料转移到该FLASH记忆体所使用 的控制器命令表; 图33系描绘在一个读取动作之后,在该控制器的缓 冲记忆体内之资料; 图34在图33的读取动作期间,将来自该FLASH记忆体之 资料转移到该控制器的缓冲器所使用的控制器命 令表;并且 图35是在NOR类型的FLASH记忆体中之一个可抹除的区 段之区块的概要方块图,其中系显示三个区段。 |
