加强型可扩充分时滙流排架构

摘要

本发明系为一种加强型可扩充分时汇流排架构，主要系透过微处理器及记忆体之汇流排界面，使用一位址及资料共用汇流排以分时之方式来传送位址及资料于微处理器与记忆体间，并以两条控制线的逻辑组合而决定该位址及资料共用汇流排系用以传送位址、读取资料或写入资料，藉以精简制作界面的脚位，并可得到有弹性及倍数的记忆体空间。