| 主权项 |
1.一种记忆单元,包括:一p井区具有至少一NMOS电晶体形成于其中,且此NMOS电晶体具有一NMOS主动区;一n井区具有至少一PMOS电晶体形成于其中;以及其中该记忆单元具有一长边与一短边,此长边至少为此短边的两倍长,且上述p井的纵轴与此短边平行。2.如申请专利范围第1项所述之记忆单元,其中该记忆单元为一6T-SRAM单元。3.如申请专利范围第2项所述之记忆单元,其中一单元p井至一p井条状接触线的最大电阻値小于4000欧姆。4.如申请专利范围第2项所述之记忆单元,其中一单元p井至一p井低电阻条的最大距离小于7.2m。5.如申请专利范围第2项所述之记忆单元,其中该p井区的面积小于该记忆单元面积的65%。6.如申请专利范围第2项所述之记忆单元,其中从该n井区至该NMOS主动区的距离小于75nm。7.如申请专利范围第2项所述之记忆单元,其中该NMOS主动区的面积小于该记忆单元面积的25%。8.如申请专利范围第2项所述之记忆单元,其中该短边小于0.485m。9.如申请专利范围第1项所述之记忆单元,其中该记忆单元为一8T-SRAM单元。10.如申请专利范围第9项所述之记忆单元,其中一单元p井至一p井条状接触线的最大电阻値小于4000欧姆。11.如申请专利范围第9项所述之记忆单元,其中一单元p井至一p井低电阻条的最大距离小于7.2m。12.如申请专利范围第9项所述之记忆单元,其中该p井区的面积小于该记忆单元面积的75%。13.如申请专利范围第9项所述之记忆单元,其中从该n井区至该NMOS主动区的距离小于100nm。14.如申请专利范围第9项所述之记忆单元,其中该NMOS主动区的面积小于该记忆单元面积的33%。15.如申请专利范围第9项所述之记忆单元,其中该短边小于0.745m。16.如申请专利范围第1项所述之记忆单元,其中该n井为一深n井。17.如申请专利范围第1项所述之记忆单元,其中该p井大体上包围该n井。18.如申请专利范围第1项所述之记忆单元,其中该记忆单元包括复数条VSS线路,此VSS线路位于一层或多层金属层上。19.如申请专利范围第1项所述之记忆单元,其中该记忆单元具有一小于0.4m2的区域,至少一个该PMOS电晶体或该NMOS电晶体具有一小于1000埃的闸极厚度。20.如申请专利范围第1项所述之记忆单元,其中该NMOS电晶体具有一闸极层与一闸极介电层,此闸极介电层为一层或多层且至少一层包括二氧化矽、氮化的氧化物、含氮的氧化物、氮氧化矽、金属氧化物、高介电常数质或前述之组合。21.如申请专利范围第1项所述之记忆单元,其中该记忆单元包括至少一下拉电晶体,此下拉电晶体具有一小于40nm的闸极宽度与一小于13埃的闸极介电层厚度。22.如申请专利范围第1项所述之记忆单元,其中该记忆单元具有一小于0.5千万亿分之一法拉(femto-farad)的最大储存电容。23.如申请专利范围第1项所述之记忆单元,其中该记忆单元具有至少一条位元线,且此每条位元线与该p井的纵轴平行。24.如申请专利范围第1项所述之记忆单元,其中该记忆单元形成于一基底上,此基底包括〈110〉块状(bulk)矽、〈100〉块状(bulk)矽、矽锗、应变矽、绝缘层上覆矽(SOI)、非块状矽或前述之组合。25.如申请专利范围第1项所述之记忆单元,其中该记忆单元具有至少一条位元线,且此每条位元线具有至少一条VCC线路或一条VSS线路邻接于该位元线。26.如申请专利范围第1项所述之记忆单元,其中该记忆单元包括复数层金属层,且该记忆单元包括一位元线与一互补式位元线,此位元线与此互补式位元线位于不同金属层上。27.一种记忆单元,包括:一p井区具有一第一部份与一第二部份,此第一部份具有一第一通闸电晶体与一第一下拉电晶体,此第二部份具有一第二通闸电晶体与一第二下拉电晶体;以及一n井区位于上述第一部份与上述第二部份间,此n井区具有一第一上拉电晶体与一第二上拉电晶体;其中该记忆单元具有一长边与一短边,此长边至少为此短边的两倍长,此短边小于0.485m,且上述p井的纵轴与此短边平行;上述第一通闸电晶体的闸极电性耦合至一字元线;上述第一通闸电晶体的源极电性耦合至一位元线;上述第一通闸电晶体的汲极电性耦合至上述第一下拉电晶体的汲极;上述第一下拉电晶体的源极电性耦合至一VSS线路;上述第一通闸电晶体的汲极、上述第一上拉电晶体的汲极、上述第一下拉电晶体的汲极、上述第二下拉电晶体的闸极与上述第二上拉电晶体的闸极将为电性耦合;上述第二通闸电晶体的汲极、上述第二上拉电晶体的汲极、上述第二下拉电晶体的汲极、上述第一下拉电晶体的闸极与上述第一上拉电晶体的闸极将为电性耦合;上述第一上拉电晶体的源极电性耦合至一VCC线路;上述第二上拉电晶体的源极电性耦合至上述VCC线路;上述第二通闸电晶体的闸极电性耦合至上述字元线;上述第二通闸电晶体的源极电性耦合至一位元线条;上述第二通闸电晶体的汲极电性耦合至上述第二下拉电晶体的汲极;上述第二下拉电晶体的源极电性耦合至上述VSS线路;一第一轴延着上述第一通闸电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第二轴延着上述第一下拉电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第三轴延着上述第一上拉电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第四轴延着上述第二通闸电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第五轴延着上述第二下拉电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;以及一第六轴延着上述第二上拉电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行。28.如申请专利范围第27项所述之记忆单元,其中一p井至一p井条状接触线的电阻値小于4000欧姆。29.如申请专利范围第27项所述之记忆单元,其中一p井至一p井条状接触线的距离小于7.2m。30.如申请专利范围第27项所述之记忆单元,其中该p井区的面积小于该记忆单元面积的65%。31.如申请专利范围第27项所述之记忆单元,其中该n井区至该NMOS主动区的距离小于75nm。32.如申请专利范围第27项所述之记忆单元,其中该NMOS主动区的面积小于该记忆单元面积的25%。33.如申请专利范围第27项所述之记忆单元,其中该n井为一深n井。34.如申请专利范围第27项所述之记忆单元,其中该p井大体上包围该n井。35.如申请专利范围第27项所述之记忆单元,其中该记忆单元包括复数条VSS线路,此VSS线路位于一层或多层金属层上。36.如申请专利范围第27项所述之记忆单元,其中该记忆单元具有一小于0.4m2的区域,至少一个该PMOS电晶体或该NMOS电晶体具有一小于1000埃的闸极厚度,且该记忆单元包括至少一下拉电晶体,此下拉电晶体的闸极宽度小于40nm。37.如申请专利范围第27项所述之记忆单元,其中至少一上述第一上拉电晶体与上述第二上拉电晶体具有一闸极层与一闸极氧化层,且此闸极氧化层为一层或多层,且至少一层包括二氧化矽、氮化的氧化物、含氮的氧化物、氮氧化矽、金属氧化物、高介电常数质或前述之组合。38.如申请专利范围第27项所述之记忆单元,其中至少该第一下拉电晶体与该第二下拉电晶体具有一小于40nm的闸极宽度与一小于13埃的闸极氧化层厚度。39.如申请专利范围第27项所述之记忆单元,其中该记忆单元具有一小于0.5千万亿分之一法拉(femto-farad)的最大储存电容。40.如申请专利范围第27项所述之记忆单元,其中该每条位元线与该p井的纵轴平行。41.如申请专利范围第27项所述之记忆单元,其中该记忆单元形成于一基底上,此基底包括〈110〉块状(bulk)矽、〈100〉块状(bulk)矽、矽锗、应变矽、绝缘层上覆矽(SOI)、非块状矽或前述之组合。42.如申请专利范围第27项所述之记忆单元,其中该记忆单元具有至少一条位元线,且此每条位元线具有一VCC线路与一VSS线路邻接于该位元线。43.如申请专利范围第27项所述之记忆单元,其中该记忆单元包括复数层金属层,且该记忆单元包括一位元线与一互补式位元线,此位元线与此互补式位元线位于不同金属层上。44.一种记忆单元,包括:一p井区具有一第一部份与一第二部份,此第一部份具有一第一通闸电晶体、一第二通闸电晶体与一第一下拉电晶体,此第二部份具有一第三通闸电晶体、一第四通闸电晶体与一第二下拉电晶体;以及一n井区位于上述第一部份与上述第二部份间,此n井区具有一第一上拉电晶体与一第二上拉电晶体;其中该记忆单元具有一长边与一短边,此长边至少为此短边的两倍长,此短边小于0.745m,且上述p井的纵轴与此短边平行;上述第一通闸电晶体的闸极与上述第二通闸电晶体的闸极电性耦合至一第一字元线;上述第三通闸电晶体的闸极与上述第四通闸电晶体的闸极电性耦合至一第二字元线;上述第一通闸电晶体的源极电性耦合至一第一位元线;上述第三通闸电晶体的源极电性耦合至一第二位元线;上述第一通闸电晶体的汲极电性耦合至上述第一下拉电晶体的汲极;上述第一下拉电晶体的源极电性耦合至一VSS线路;上述第二下拉电晶体的源极电性耦合至一VSS线路;上述第一通闸电晶体的汲极、上述第一下拉电晶体的汲极、上述第一上拉电晶体的汲极、上述第二下拉电晶体的闸极、上述第二上拉电晶体的闸极与上述第三通闸电晶体的汲极电性耦合;上述第四通闸电晶体的汲极、上述第二下拉电晶体的汲极、上述第二上拉电晶体的汲极、上述第一下拉电晶体的闸极、第一上拉电晶体的闸极、与上述第二通闸电晶体的汲极电性耦合;上述第一上拉电晶体的源极电性耦合至一VCC线路;上述第二上拉电晶体的源极电性耦合至上述VCC线路;上述第二通闸电晶体的源极电性耦合至一第一互补式位元线;上述第四通闸电晶体的源极电性耦合至一第二互补式位元线;一第一轴延着上述第一通闸电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第二轴延着上述第一下拉电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第三轴延着上述第一上拉电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第四轴延着上述第二通闸电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第五轴延着上述第二下拉电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第六轴延着上述第二上拉电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;一第七轴延着上述第三通闸电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行;以及一第八轴延着上述第四通闸电晶体的源极至汲极的方向大体上与该记忆单元的较短边平行。45.如申请专利范围第44项所述之记忆单元,其中一p井至一p井条状接触线的电阻値小于4000欧姆。46.如申请专利范围第44项所述之记忆单元,其中一p井至一p井条状接触线的距离小于7.2m。47.如申请专利范围第44项所述之记忆单元,其中该p井区的面积小于该记忆单元面积的75%。48.如申请专利范围第44项所述之记忆单元,其中该n井区至该NMOS主动区的距离小于100nm。49.如申请专利范围第44项所述之记忆单元,其中该NMOS主动区的面积小于该记忆单元面积的33%。50.如申请专利范围第44项所述之记忆单元,其中该n井为一深n井。51.如申请专利范围第44项所述之记忆单元,其中该p井大体上包围该n井。52.如申请专利范围第44项所述之记忆单元,其中该记忆单元包括复数条VSS线路,此VSS线路位于一层或多层金属层上。53.如申请专利范围第44项所述之记忆单元,其中该记忆单元具有一小于1.2m2的区域,至少一个该PMOS电晶体或该NMOS电晶体具有一小于1000埃的闸极厚度。54.如申请专利范围第44项所述之记忆单元,其中至少一上述第一上拉电晶体与上述第二上拉电晶体具有一闸极层与一闸极氧化层,且此闸极氧化层为一层或多层,且至少一层包括二氧化矽、氮化的氧化物、含氮的氧化物、氮氧化矽、金属氧化物、高介电常数质或前述之组合。55.如申请专利范围第44项所述之记忆单元,其中至少该第一下拉电晶体与该第二下拉电晶体具有一小于40nm的闸极宽度与一小于13埃的闸极氧化层厚度。56.如申请专利范围第44项所述之记忆单元,其中该记忆单元具有一小于1千万亿分之一法拉(femto-farad)的最大储存电容。57.如申请专利范围第44项所述之记忆单元,其中该每条位元线与该p井的纵轴平行。58.如申请专利范围第44项所述之记忆单元,其中该记忆单元形成于一基底上,此基底包括〈110〉块状(bulk)矽、〈100〉块状(bulk)矽、矽锗、应变矽、绝缘层上覆矽(SOI)、非块状矽或前述之组合。59.如申请专利范围第44项所述之记忆单元,其中该记忆单元具有至少一条位元线,且此每条位元线具有至少一条VCC线路或一条VSS线路邻接于该位元线。60.一种记忆单元的形成方法,包括:提供一具有一p井的p型基底;形成一n井于上述p型基底中;形成一第一上拉电晶体与一第二上拉电晶体于上述n井中;以及形成一第一通闸电晶体、一第二通闸电晶体、一第一下拉电晶体与一第二下拉电晶体于上述p井中;其中该记忆单元具有一较短边与一较长边,此较长边至少为此较短边的两倍长,且其中该每一电晶体的源极至汲极轴与此较短边平行。61.如申请专利范围第60项所述之记忆单元的形成方法,其中该n井区的面积小于该记忆单元面积的65%。62.如申请专利范围第60项所述之记忆单元的形成方法,其中任一p井至一p井低电阻条的最大距离小于7.2m。63.如申请专利范围第60项所述之记忆单元的形成方法,其中一NMOS主动区与上述n井间的距离小于75nm。64.如申请专利范围第60项所述之记忆单元的形成方法,其中该较短边小于0.485m。65.如申请专利范围第60项所述之记忆单元的形成方法,其中该n井为一深n井。66.一种记忆单元的形成方法,包括:提供一具有一p井的p型基底;形成一n井于上述p型基底中;形成一第一上拉电晶体与一第二上拉电晶体于上述n井中;以及形成一第一通闸电晶体、一第二通闸电晶体、一第三通闸电晶体、一第四通闸电晶体、一第一下拉电晶体与一第二下拉电晶体于上述p井中;其中该记忆单元具有一较短边与一较长边,此较长边至少为此较短边的两倍长,且其中该每一电晶体的源极至汲极轴与此较短边平行。67.如申请专利范围第66项所述之记忆单元的形成方法,其中该n井区的面积小于该记忆单元面积的75%68.如申请专利范围第66项所述之记忆单元的形成方法,其中任一p井至一p井低电阻条的最大距离小于7.2m。69.如申请专利范围第66项所述之记忆单元的形成方法,其中一NMOS主动区与上述n井间的距离小于100nm。70.如申请专利范围第66项所述之记忆单元的形成方法,其中该较短边小于0.745m。71.如申请专利范围第66项所述之记忆单元的形成方法,其中该n井为一深n井。图式简单说明:第1图为一传统的6T-SRAM示意图。第2图为一平面图,用以说明本发明一实施例之6T-SRAM的电晶体的形成与其第一金属层。第3图为一平面图,用以说明本发明第一实施例之第一金属层、第二金属层与第三金属层。第4图为一平面图,用以说明本发明第二实施例之第一金属层、第二金属层与第三金属层。第5图为一传统的双埠8T-SRAM示意图。第6图为一平面图,用以说明本发明一实施例之双埠8T-SRAM的电晶体的形成与其第一金属层。第7图为一剖面图,用以说明本发明一实施例之p井条状处向位。 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