| 主权项 |
1.一种半导体积体电路装置,其特征为具备:总体位元线;第一区段位元线;第一区段选择电晶体,其系将前述总体位元线连接于前述第一区段位元线;可资料重写之第一记忆胞,其系连接于前述第一区段位元线;第二区段位元线;第二区段选择电晶体,其系将前述总体位元线连接于前述第二区段位元线;可资料重写之第二记忆胞,其系连接于前述第二区段位元线;区段选择电路,其系选择前述第一区段选择电晶体及前述第二区段选择电晶体之任一;及资料锁存电路,其系接受前述总体位元线之电位,并且供给电位至前述总体位元线;前述资料锁存电路包含:资料放大电路,其系放大自前述第一记忆胞读取之第一读取资料及自前述第二记忆胞读取之第二读取资料;第一资料保持电路,其系保持写入于前述第一记忆胞之第一写入资料及前述第一读取资料;及第二资料保持电路,其系保持写入于前述第二记忆胞之第二写入资料及前述第二读取资料。2.如申请专利范围第1项之半导体积体电路装置,其中前述第一区段位元线、前述第一区段选择电晶体及前述第一记忆胞构成第一区段;前述第二区段位元线、前述第二区段选择电晶体及前述第二记忆胞构成第二区段;前述第一区段系沿着前述资料锁存电路而配置;前述第二区段系配置于前述资料锁存电路与前述第一区段之间。3.如申请专利范围第1项之半导体积体电路装置,其中前述第一记忆胞、前述第二记忆胞、前述第一区段选择电晶体及前述第二区段选择电晶体分别配置于相同之胞井区域内;前述资料锁存电路系配置于前述胞井区域以外。4.如申请专利范围第3项之半导体积体电路装置,其中前述资料锁存电路包含分离电晶体,其系于资料删除时,自前述总一体位元线电性分离前述资料放大电路、前述第一资料保持电路及前述第二资料保持电路。5.如申请专利范围第4项之半导体积体电路装置,其中前述分离电晶体系形成于前述胞井区域与前述资料锁存电路间之半导体基板上。6.如申请专利范围第4项之半导体积体电路装置,其中前述分离电晶体之通道长比前述资料保持电路、前述第一资料保持电路及前述第二资料保持电路中所含之电晶体之通道长为长。7.如申请专利范围第1项之半导体积体电路装置,其中前述区段选择电路具有控制电路,其系于资料删除时,将前述第一区段选择电晶体之闸极及前述第二区段选择电晶体之闸极控制成电性浮动状态。8.如申请专利范围第1项之半导体积体电路装置,其中前述第一记忆胞包含:第一汲极侧区块选择电晶体;第一源极侧区块选择电晶体;及连接于前述第一汲极侧区块选择电晶体与前述第一源极侧区块选择电晶体之间之至少1个第一胞电晶体;前述第二记忆胞包含:第二汲极侧区块选择电晶体;第二源极侧区块选择电晶体;及连接于前述第二汲极侧区块选择电晶体与前述第二源极侧区块选择电晶体之间之至少1个第二胞电晶体。9.如申请专利范围第8项之半导体积体电路装置,其中前述第一、第二汲极侧选择电晶体、前述第一、第二源极侧电晶体、前述第一、第二胞电晶体及前述第一、第二区段选择电晶体系分别形成于相同之活性区域内。10.如申请专利范围第9项之半导体积体电路装置,其中前述第一区段选择电晶体之源极/汲极扩散层之一方系与前述第一胞电晶体之源极/汲极扩散层之一方共有,于该共有之源极/汲极扩散层连接前述第一区段位元线;前述第二区段选择电晶体之源极/汲极扩散层之一方系与前述第二胞电晶体之源极/汲极扩散层之一方共有,该共有之源极/汲极扩散层连接前述第二区段位元线;前述第一区段选择电晶体之源极/汲极扩散层之另一方与前述第二区段选择电晶体之源极/汲极扩散层之另一方共有,于该共有之源极/汲极扩散层连接前述总体位元线。11.如申请专利范围第10项之半导体积体电路装置,其中前述第一、第二区段位元线系由相同之导电体层构成,前述总体位元线系由与前述第一、第二区段位元线不同之导电体层构成。12.如申请专利范围第1项之半导体积体电路装置,其中将保持于前述第一资料保持电路内之第一写入资料,经由前述总体位元线及前述第一区段选择电晶体而传送至前述第一区段位元线,使前述第一写入资料作为前述第一区段位元线之电位,而记忆于前述第一区段位元线,并依据记忆之第一写入资料,于前述第一记忆胞内写入前述第一写入资料;使前述第一写入资料记忆于前述第一区段位元线后,将保持于前述第二资料保持电路内之第二写入资料,经由前述总体位元线及前述第二区段选择电晶体而传送至前述第二区段位元线,使前述第二写入资料作为前述第二区段位元线之电位,而记忆于前述第二区段位元线,并依据记忆之第二写入资料,于前述第二记忆胞内写入前述第二写入资料。13.如申请专利范围第12项之半导体积体电路装置,其中前述第一写入资料系于导通前述第一区段选择电晶体,遮断前述第二区段选择电晶体,将前述总体位元线中之电荷传送至前述第一区段位元线后,藉由遮断前述第一区段选择电晶体而记忆于前述第一区段位元线;前述第二写入资料系于遮断前述第一区段选择电晶体,导通前述第二区段选择电晶体,将前述总体位元线中之电荷传送至前述第二区段位元线后,藉由遮断前述第二区段选择电晶体而记忆于前述第二区段位元线。14.如申请专利范围第1项之半导体积体电路装置,其中将保持于前述第一资料保持电路内之第一写入资料经由前述总体位元线及前述第一区段选择电晶体,传送至前述第一区段位元线,使前述第一写入资料作为前述第一区段位元线之电位而记忆于前述第一区段位元线,并依据记忆之第一写入资料,于前述第一记忆胞内写入前述第一写入资料;于前述第一写入资料之写入中,自前述第二记忆胞经由前述第二区段选择电晶体及前述总体位元线读取资料。15.如申请专利范围第14项之半导体积体电路装置,其中前述第一写入资料系于导通前述第一区段选择电晶体,遮断前述第二区段选择电晶体,将前述总体位元线中之电荷传送至前述第一区段位元线后,藉由遮断前述第一区段选择电晶体而记忆于前述第一区段位元线;前述第一写入资料记忆于前述第一区段位元线后,在前述第一、一第二区段选择电晶体各个被遮断之状态下,将前述总体位元线预先充电,遮断前述第一区段选择电晶体,并导通前述第二区段选择电晶体,而自前述第二记忆胞读取资料。16.一种IC卡,其系内建如申请专利范围第1至15项中任一项之半导体积体电路装置。图式简单说明:图1系显示本发明第一种实施形态之非挥发性半导体记忆装置一种构造例之区块图。图2系显示记忆胞阵列一种等价电路之等价电路图。图3系显示记忆胞阵列一种平面图案之平面图。图4A系沿着图3中之4A-4A线之剖面图,图4B系沿着图3中之4B-4B线之剖面图。图5A系显示一区段选择电路一种电路之电路图,图5B系显示NAND束一种等价电路之电路图。图6系显示资料锁存电路之一种电路之电路图。图7系显示本发明第一种实施形态之非挥发性半导体记忆装置一种写入动作之动作波形图。图8A系显示本发明第一种实施形态之非挥发性半导体记忆装置之第一种变形例之构造图,图8B系显示本发明第二种实施形态之非挥发性半导体记忆装置之第二种变形例之构造图。图9A系显示第一种实施形态之第一种变形例之非挥发性半导体记忆装置之一种平面图案之平面图,图9B系沿着图9A中之9A-9A线之剖面图。图10A系显示第一种实施形态之第二种变形例之非挥发性半导体记忆装置之一种平面图案之平面图,图10B系沿着图10A中之10A-10A线之剖面图。图11系显示本发明第二种实施形态之非挥发性半导体记忆装置一种构造之区块图。图12系显示本发明第二种实施形态之装置之记忆胞阵列一种平面图案之平面图。图13A系沿着图12中之13A-13A线之剖面图,图13B系沿着图12中之13B-13B线之剖面图,图13C系沿着图12中之13C-13C线之剖面图,图13D系沿着图12中之13D-13D线之剖面图,图13E系沿着图12中之13E-13E线之剖面图。图14A系显示区段选择电路一种电路之电路图,图14B系显示NAND束一种等价电路之电路图。图15系显示本发明第一种实施形态之非挥发性半导体记忆装置一种写入动作之动作波形图。图16系显示寄生于区段位元线之寄生电容之图。图17系显示第二种实施形态之变形例之非挥发性半导体记忆装置之记忆胞阵列一种平面图案之平面图。图18A系沿着图17中之18A-18A线之剖面图,图18B系沿着图17中之18B-18B线之剖面图,图18C系沿着图17中之18C-18C线之剖面图,图18D系沿着图17中之18D-18D线之剖面图,图18E系沿着图17中之18E-18E线之剖面图。图19系显示藉由第二种实施形态之变形例之非挥发性半导体记忆装置所获得之一种优点之平面图。图20系显示典型之系统于写入动作时之外部资料滙流排之动作之动作波形图。图21系显示本发明第三种实施形态之非挥发性半导体记忆装置于写入动作时之外部资料滙流排之动作之动作波形图。图22系显示本发明第三种实施形态之非挥发性半导体记忆装置于写入动作中插入读取动作时之内部动作顺序之动作波形图。图23系显示本发明第三种实施形态之非挥发性半导体记忆装置于验证读取动作中插入读取动作时之内部动作顺序之动作波形图。图24系显示本发明第四种实施形态之非挥发性半导体记忆装置一种动作之动作波形图。图25系显示记忆卡一种构造之区块图。图26系显示记忆控制器一种构造之区块图。图27系显示系统一种控制例之流程图。图28系显示利用本发明第六种实施形态之IC卡之一种电子机器之立体图。图29系显示数位静物相机之基本系统之区块图。图30A~图30L系显示利用本发明第六种实施形态之IC卡之其他电子机器图。图31系显示非挥发性半导体记忆装置之典型例之平面图。 |
