| 主权项 |
1.一种半导体记忆体,具有复数个记忆体胞元,各记忆体胞元包含:-第一电导掺杂接触区域(S/D),第二电导掺杂接触区域(S/D),及被排列其间之通道区域,其被以半导体物质制成之网状鳍状物(FIN)形成且以前后顺序被排列于该鳍状物(FIN)纵向,该鳍状物(FIN)于至少垂直该鳍状物(FIN)纵向运行之区段之该通道区域中具有含鳍状物上侧(10)及对向鳍状物侧区域(12,14)之实质矩形轮廓;-储存层(18),其被设计用于编程该记忆体胞元且以被第一绝缘层(20)隔离方式被排列于该鳍状物上侧(10),该储存层(18)系以正交该鳍状物侧区域(12)之该方向突出于至少该鳍状物侧区域(12)之一(12),所以该一鳍状物侧区域(12)及该鳍状物上侧(10)可形成从该通道区域将电荷载子注入该储存层(18)之注入缘(16);及-至少一闸极(WL1),其藉由第二绝缘层(22)与该一鳍状物侧区域(12)隔离且藉由第三绝缘层(29)与该储存层(18)隔离,该闸极(WL1)被与该通道区域电子绝缘且被设计可控制其导电率。2.如申请专利范围第1项之该半导体记忆体,该第二绝缘层(22)具有大于该第三绝缘层(29)之层厚度。3.如申请专利范围第1项之该半导体记忆体,该第二绝缘层(22)具有被排列于至少该一鳍状物侧区域(12)之内氧化物层(26)及被排列于内氧化物层(26)之外氧化物层(28)。4.如申请专利范围第3项之该半导体记忆体,该外氧化物层(28)可形成该第三绝缘层(29)。5.如申请专利范围第3项之该半导体记忆体,该内氧化物层(26)系为热氧化物,而该外氧化物层(28)系为高温氧化物。6.如申请专利范围第1项之该半导体记忆体,该第一绝缘层(20)被形成自热氧化物。7.如申请专利范围第1项之该半导体记忆体,该鳍状物(FIN)被排列于矽绝缘体(SOI)基板之上矽层中。8.如申请专利范围第1项之该半导体记忆体,复数个彼此被均匀隔离且其纵轴彼此平行运行之鳍状物(FIN1,FIN2)系被提供,且复数个记忆体胞元系被形成于各该鳍状物(FIN1,FIN2)中。9.如申请专利范围第1项之该半导体记忆体,该储存层(18)系为捕捉层或浮闸。10.如申请专利范围第9项之该半导体记忆体,该捕捉层系为氮化物层,富含矽之氧化物层或非掺杂复晶矽层,其被氧化物层(20,29)与该通道区域及该闸极(WL)隔离。11.如申请专利范围第10项之该半导体记忆体,彼此被电子绝缘之两闸极(WL1,WL2)系被提供给该至少一鳍状物(FIN1),该闸极(WL1,WL2)系延伸于鳍状物纵轴方向,且藉由第二绝缘层(22,24)被与该对向鳍状物侧区域(12,14)隔开。12.如申请专利范围第11项之该半导体记忆体,该闸极(WL)系被形成自高度掺杂复晶矽。13.如申请专利范围第11或8项之该半导体记忆体,彼此被绝缘之两闸极系被提供给各鳍状物(FIN1,FIN2)当作该半导体记忆体之字线(WL1,WL2;WL3,WL4)。14.如申请专利范围第13项之该半导体记忆体,系具有垂直该字线(WL)之复数个位元线(BL),各该位元线(BL)系被电子连接至各鳍状物(FIN)之该接触区域(S/D)之一。15.如申请专利范围第9项之该半导体记忆体,该浮闸系由金属或高度掺杂复晶矽组成。16.如申请专利范围第15或8项之该半导体记忆体,系具有复数个闸极(WL),该鳍状物(FIN)之一中之各通道区域系可精确被指派该闸极(WL)之一,当作垂直该鳍状物(FIN)纵轴运行于复数个鳍状物(FIN)之该半导体记忆体之字线(WL)。17.如申请专利范围第15项之该半导体记忆体,该浮闸系具有至少一抹除闸(32),用于将电荷载子从该浮闸经由该第三绝缘层(29)注入该闸极(WL)。18.如申请专利范围第17项之该半导体记忆体,该浮闸之该抹除闸(32)系邻接藉由该第一绝缘层(20)及该第三绝缘层(29)形成之缘区域。19.一种用于制造如先前申请专利范围任一项之该半导体记忆体之方法,系具有以下步骤:-提供上矽层给矽绝缘体基板;-将该第一绝缘层(20)施加于该上矽层;-将该储存层(18)施加于该第一绝缘层(20);-将该上矽层,该第一绝缘层(20)及该储存层(18)制图案为至少一网状鳍状物形式,该第一绝缘层(20)被排列于由矽组成之该鳍状物(FIN)之该鳍状物上侧(10),而该储存层(18)被排列于该第一绝缘层(20)上;-氧化该鳍状物(FIN)之鳍状物侧区域(12,14)以形成该第二绝缘层(22,24)之内氧化物层(26);-施加该第三绝缘层(29);-施加该至少一闸极(WL);及-局部掺杂该鳍状物(FIN)以形成掺杂接触区域(S/D)。20.如申请专利范围第19项之该方法,该第三绝缘层(29)之施加系包含施加被排列于该储存层(18)及该内氧化物层(26)之外氧化物层(28)。图式简单说明:第1图显示依据本发明之半导体记忆体较佳实施例以"虚拟接地阵列"排列之记忆体胞元阵列简略平面图。第2图显示沿第1图之线A-A之横断面图。第3图显示沿第1图之线B-B之横断面图。第4图显示依据本发明之半导体记忆体进一步较佳实施例以"NAND"排列之胞元阵列简略平面图。第5图显示沿第4图之线A-A之横断面图。第6至9图显示沿第1图之线A-A所示之较佳半导体记忆体之中间产品横断面图。第10至14图显示沿第1图之线C-C所示之较佳半导体记忆体之中间产品横断面图。 |
