| 主权项 |
1.一种制造积体电路的方法,其中该积体电路至少包含壹非挥发性记忆胞,该非挥发性记忆胞至少包含第一导电闸极以及二个导电浮置闸极,其中该浮置闸极下方有该记忆胞的一通道区域,该方法至少包含下列步骤:提供一第一闸极表面,该第一闸极表面系为该第一导电闸极的一个表面;形成一第一介电层于该第一闸极表面上以及形成一第二介电层于该通道区域表面上,其中至少一部分的该第一介电层以及至少一部分的该第二介电层系为同时形成的;以及形成该浮置闸极于该第二介电层上:其中上述之第一介电层系用于绝缘该第一导电闸极于该浮置闸极。2.如申请专利范围第1项之方法,其中至少一部分的该第一介电层以及至少一部分的该第二介电层,系由该第一闸极表面和该通道区域的同时氧化所形成。3.如申请专利范围第2项之方法,其中至少一部分的该第一介电层以及至少一部分的该第二介电层,系由同时发生的氧化所形成,且具有不同厚度。4.如申请专利范围第3项之方法,其中该第一闸极表面至少包含经掺杂的半导体物质,并且该第一闸极表面的氧化速率端视该经掺杂的半导体物质中的掺质浓度而决定。5.如申请专利范围第1项之方法,其中所有的该第一介电层以及所有的该第二介电层,系对该第一闸极表面以及该通道区域的一表面同时进行氧化,且产生不同厚度。6.如申请专利范围第5项之方法,其中该第一闸极表面系为半导体表面。7.如申请专利范围第5项之方法,其中该第一闸极表面系为矽表面,并且该通道区域系为矽区域。8.如申请专利范围第1项之方法,其中至少一部分的该第一介电层以及至少一部分的该第二介电层,系同时形成,且具有不同厚度。9.如申请专利范围第1项之方法,其中该第一介电层为用于分隔该第一闸极表面于该浮置闸极至少其中之一的至少一部分或分隔该积体电路的其他元件之介电层。10.如申请专利范围第9项之方法,其中该浮置闸极至少其中之一或该元件接触该第一介电层。11.如申请专利范围第1项之方法,其中该第一介电层将该第一闸极与该浮置闸极绝缘。12.如申请专利范围第11项之方法,其中该浮置闸极接触该第一介电层。13.如申请专利范围第1项之方法,其中该第一闸极系为一选取闸极。14.如申请专利范围第13项之方法,其更包含对于该记忆胞形成二个控制闸极,该控制闸极被该第一介电层而与该选取闸极绝缘。15.如申请专利范围第14项之方法,其更包含:形成该控制闸极之前,先形成第三介电层于该浮置闸极与该选取闸极之上,该第三介电层连同该第一介电层将该控制闸极与该第一闸极绝缘。16.如申请专利范围第13项之方法,其中该通道区域系往返于该记忆胞的二源/汲区域之间,并且一部分的该通道区域系由该第一闸极所控制。17.如申请专利范围第13项之方法,其中该记忆胞的一个状态之改变,系电荷由该浮置闸极的任一个与该通道区域之间,经由该第二介电层传送时而改变。18.如申请专利范围第13项之方法,其中该记忆胞系为一个阵列的非挥发性记忆胞的一部分,每一个记忆胞具有一选取闸极、二个浮置闸极以及一通道区域,该通道区域的一部分被该选取闸极控制,并且该通道区域的另外两部分被分别的该浮置闸极控制。19.如申请专利范围第18项之方法,其中每一个记忆胞具有两个控制闸极,其连同该浮置闸极,一起控制由该浮置闸极控制的该通道区域部分。图式简单说明:第1-8图显示的是依据习知技术制造记忆胞过程中各阶段之横截面示意图。第9图显示的是依据本发明的一实施例的记忆体阵列之电路图。第10A图显示的是依据本发明的一实施例的记忆体阵列之俯视图。第10B图显示的是第10A图中的记忆体之一些图样(feature)的透视图(perspective view)。第11, 12A, 12B, 13A, 13B, 14A, 14B图显示的是依据本发明的一实施例中,所制造的积体电路之结构的垂直剖面图。第15图显示的是依据本发明的其中一实施例,所产生的积体电路之透视图。第16, 17, 18, 19A, 19B, 20A, 20B, 21A, 21B, 22, 23A, 23B, 24,25, 26A, 26B, 27A, 27B, 28, 29A, 29B, 30A, 30B, 31A-31D图显示的是依据本发明的一些实施例中,所制造的积体电路之结构的横截面示意图。第31E, 32图显示的是依据本发明的一实施例的积体电路结构之俯视图。 |
