| 主权项 |
1.一种平面显示器,包括:复数连接端子,设置于一阵列基底上;至少二积体电路晶片,分别藉由异方性导电膜(anisotropic conductive film)连接于该等连接端子;以及至少一介面层,设置于该等至少二积体电路晶片之间之区域。2.如申请专利范围第1项所述之平面显示器,其中该介面层系位于该阵列基底之一绝缘层之表面。3.如申请专利范围第1项所述之平面显示器,其中该至少二积体电路晶片系位于该阵列基底之非显示周边区域。4.如申请专利范围第1项所述之平面显示器,其中该等连接端子之至少一者包括:一端子垫,连接于一扫描线或一资料线;一绝缘层,具有暴露该端子垫之一开口;以及一接触层,在该开口延伸以接触于该端子垫。5.如申请专利范围第4项所述之平面显示器,其中该至少一介面层以及该接触层系由相同材料形成。6.如申请专利范围第5项所述之平面显示器,其中该至少一介面层以及该等连接端子系由一透明导电材料制成,该透明导电材料包括氧化铟锡或氧化铟锌。7.如申请专利范围第1项所述之平面显示器,其中该至少二积体电路晶片包括一扫描驱动积体电路晶片以及一资料驱动积体电路晶片。8.如申请专利范围第1项所述之平面显示器,其中该至少一介面层系形成一平行区段之图案。9.一种平面显示器之组装方法,包括下列步骤:形成至少一第一与一第二连接端子于一阵列基底上;形成至少一介面层于该阵列基底之表面位于该第一与第二连接端子之间之区域;以及藉由异方性导电膜(anisotropic conductive film)分别连接至少二积体电路晶片于该第一与第二连接端子,其中该异方性导电膜附着于该介面层位于该等至少二积体电路晶片之间之区域。10.如申请专利范围第9项所述之平面显示器之组装方法,其中形成至少该第一与第二连接端子于该阵列基底上之步骤包括:形成第一与第二端子垫于该阵列基底上;形成一绝缘层,覆盖该第一与第二端子垫;图案化该绝缘层而构成复数开口,分别暴露该第一与第二端子垫;以及形成复数接触层,分别在该等开口延伸,以接触于该第一与第二端子垫。11.如申请专利范围第10项所述之平面显示器之组装方法,其中该至少一介面层以及该接触层系由相同材料形成。12.如申请专利范围第11项所述之平面显示器之组装方法,其中该至少一介面层以及该等连接端子系由一透明导电材料制成,该透明导电材料包括氧化铟锡或氧化铟锌。13.如申请专利范围第9项所述之平面显示器之组装方法,其中形成至少该第一与第二连接端子于一阵列基底上以及形成该至少一介面层于该阵列基底之表面位于该第一与第二连接端子之间之区域之步骤包括:形成第一与第二端子垫于该阵列基底上;形成一绝缘层,覆盖该第一与第二端子垫;图案化该绝缘层而形成复数开口,分别暴露该第一与第二端子垫;形成一导电层于该阵列基底上;以及图案化该导电层而形成复数接触层,分别在该等开口延伸,以接触于该第一与第二端子垫,以及该介面层,位于该等接触层之间之区域。14.如申请专利范围第9项所述之平面显示器之组装方法,其中将该等至少二积体电路晶片分别藉由该异方性导电膜连接于该第一与第二连接端子之步骤包括:将该异方性导电膜设于该至少一介面层以及该第一与第二连接端子上;以及按压该等至少二积体电路晶片于该异方性导电膜上,并加热该异方性导电膜,以分别建立该等至少二积体电路晶片与该第一与第二连接端子之间之电性连接。15.如申请专利范围第9项所述之平面显示器之组装方法,其中形成该至少一介面层于该阵列基底之表面之步骤更包括图案化该至少一介面层为复数平行区段。16.如申请专利范围第9项所述之平面显示器之组装方法,其中该至少二积体电路晶片包括一扫描驱动积体电路晶片以及一资料驱动积体电路晶片。17.如申请专利范围第9项所述之平面显示器之组装方法,其中该第一与第二端子垫及该介面层为同时形成。图式简单说明:第1A图系习知液晶显示装置之像素阵列之示意图。第1B图系习知液晶面板之积体电路驱动器组合之示意图。第2A图系本发明一实施例之液晶显示装置像素阵列结构之示意图。第2B图系像素阵列在两资料驱动积体电路晶片之间之区域之放大图。第2C图系像素阵列在两扫描.驱动积体电路晶片之间之区域之放大图。第2D图系第2B图与第2C图中沿2D-2D线所视之剖面图。第3A-3C图系本发明各变形例之介面层之示意图。第4A-4E图系本发明一实施例中平面显示器面板之组装流程之示意图。 |
