| 摘要 |
<P>L'invention concerne un circuit logique comprenant un module logique (10) comportant une bascule synchrone fonctionnelle (12) recevant un résultat fonctionnel (R) comportant plusieurs bits en parallèle, et fournissant un résultat synchrone (SR). Selon l'invention, un module (20) de contrôle de l'intégrité de la bascule fonctionnelle comprend un premier bloc de codage (21) recevant le résultat fonctionnel (R) et fournissant un premier code (C1), un second bloc de codage (22) recevant le résultat synchrone (SR) et fournissant un deuxième code (C2), une bascule synchrone non fonctionnelle (23) recevant le premier code (C1) et fournissant un troisième code (C3), et un comparateur (24) pour comparer le deuxième code (C2) avec le troisième code (C3) et fournir un premier signal d'erreur (ER1).</P> |
