| 主权项 |
1.一种具有输出极静电放电保护机制之升压型电源管理晶片,包括:一第一输出接脚;一第二输出接脚;一MOS电晶体开关,连接在该第一输出接脚与该第二输出接脚之间;及一触发电路,连接在该第一输出接脚与第二输出接脚之间,并与该MOS电晶体开关之闸极连接,使得该第一及第二输出接脚之间产生一大于一触发电压准位之瞬间电压时,该触发电路即驱使该MOS电晶体开关导通,使电流均匀地流经该MOS电晶体开关。2.依申请专利范围第1项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该MOS电晶体开关系一通道宽度大于10000m之NMOS电晶体。3.依申请专利范围第2项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该触发电路包括一压降产生电路及一电阻,该压降产生电路连接在该第一输出接脚与该MOS电晶体开关的闸极之间,该电阻连接在该MOS电晶体开关的闸极与该第二输出接脚之间,且该压降产生电路系用以在该第一输出接脚与该MOS电晶体开关的闸极之间产生一导通临界电压,且该触发电压准位至少等于该导通临界电压加上使该MOS电晶体开关导通之闸极临界电压。4.依申请专利范围第3项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该压降产生电路包含复数串接之MOS电晶体,且该导通临界电压系指该等串接MOS电晶体导通之闸极临界电压。5.依申请专利范围第4项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该等MOS电晶体可以是NMOS或PMOS电晶体其中之一。6.依申请专利范围第4项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该触发电路更包括一NMOS电晶体,其汲极与第一输出接脚连接,其闸极与该压降产生电路和该电阻之连接点连接,其源极与MOS电晶体开关之闸极连接,使得该第一与第二输出接脚之间产生的瞬间电压大于该触发电压准位时,该NMOS电晶体被导通,以藉由该NMOS电晶体触发该MOS电晶体开关,而降低MOS电晶体开关之反应时间。7.依申请专利范围第4项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该触发电路更包括一磁滞控制电路。8.依申请专利范围第7项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该磁滞控制电路包括一PMOS电晶体、一NMOS电晶体及一电阻,该PMOS电晶体与该压降产生电路之该等MOS电晶体中的一MOS电晶体并联,该NMOS电晶体的汲极与该PMOS电晶体的闸极连接,其闸极与该MOS电晶体开关之闸极连接,其源极与该第二输出接脚连接,该电阻连接在该第一输出接脚与该PMOS电晶体之闸极之间,藉此,当第一与第二输出接脚之间产生的瞬间电压大于该触发电压准位时,该NMOS电晶体被导通,并连带使该PMOS电晶体导通,而将该压降产生电路之与该PMOS电晶体并联的MOS电晶体短路,使得第一与第二输出接脚之间产生之电压低于一较该触发电压准位低之第三电压准位时,才能将该MOS电晶体开关关闭。9.依申请专利范围第3项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该压降产生电路系一NMOS电晶体,其具有一较该MOS电晶体开关低之崩溃电压,且该触发电压准位系该崩溃电压加上该MOS电晶体开关导通之闸极临界电压。10.依申请专利范围第3项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该触发电路包括一第一电容、一第一NMOS电晶体及一控制开关,该第一电容连接在该第一输出接脚与该第一NMOS电晶体之闸极之间,该第一NMOS电晶体之汲极与该第一输出接脚连接,其源极与该MOS电晶体开关之闸极连接,该控制开关连接在该第一NMOS电晶体的闸极和该第二输出接脚之间,在正常工作情况下,该控制开关短路,使该第一电容被充电,让该第一NMOS电晶体无法导通,而当发生静电放电时,第一及第二输出接脚之间会产生一瞬间电压,且由于该第一电容状态瞬间无法改变,因此该瞬间电压将令该第一NMOS电晶体导通,进而触发该MOS电晶体开关导通。11.依申请专利范围第10项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该控制开关包括一第二NMOS电晶体、一第三NMOS电晶体及一电阻,该第二NMOS电晶体之闸极受一致能讯号控制,以随电路启闭而导通或关闭,该第三NMOS电晶体之闸极与第二NMOS电晶体之源极连接,其汲极与该第一NMOS电晶体之闸极连接,其源极与该第二输出接脚连接,该电阻连接在该第三NMOS电晶体之闸极与第二输出接脚之间,当该第二NMOS电晶体被该致能讯号导通时,在该电阻上会产生一压降将第三NMOS电晶体导通,使第一NMOS电晶体维持在关闭状态,以防止第一NMOS电晶体在正常工作状态下不致因误动作而导通。12.依申请专利范围第11项所述之具有输出极静电放电保护机制之升压型电源管理晶片,其中该控制开关更包括一第二电容,其与该电阻并联,可防止第三NMOS电晶体在正常工作状态下不致因该第一与第二输出接脚间之电压波动而关闭。图式简单说明:图1是习知一种静电放电保护电路图;图2是显示图1之静电放电元件内部寄生的双载子接面电晶体导通时之电路图;图3是显示在图2之静电放电元件内部再加上一串联电阻14之电路图。图4是习知一种升压装置之电路图;图5显示在图4之升压装置的一电源管理晶片中另外设置一静电放电保护电路;图6是本发明具有输出极静电放电保护机制之升压型电源管理晶片的一较佳实施例之电路图;图7是本实施例之压降产生电路的一种实施态样;图8是本实施例之压降产生电路的另一种实施态样;图9显示在本实施例之触发电路中的压降产生电路与MOS电晶体开关之间更设置一驱动NMOS电晶体;图10显示本实施例之触发电路更包括一磁滞控制电路;图11显示本实施例之压降产生电路可以一较MOS电晶体开关之崩溃电压低的NMOS电晶体来取代;图12显示本实施例之触发电路亦可由一第一电容、一第一NMOS电晶体及一控制开关所组成;及图13显示在图12中之控制开关的详细电路。 |
