| 主权项 |
1.一种积体半导体结构,具有;一基板(1),至少一半导体元件(2)位于该基板(1)上,一垫金属(3)具有一表面(F),复数个金属层(4.x),其位于该垫金属(3)与该基板(1)之间,复数个绝缘层(5.y),其将该金属层(4.x)彼此隔开,该垫金属(3)延伸于该至少一半导体元件(2)上之至少一部分之上,其中,在该垫金属(3)之该表面(F)下面,至少二顶部之该金属层(4.x,4.x-1)有一结构,该结构在每一例子中至少包括二相邻之互联(4.x.z,4.x-1.z)。2.如申请专利范围第1项之积体半导体结构,其中在该垫金属(3)之该表面(F)下面之该金属层(4.x)之该互联(4.x.z)数目z为2及6之间。3.如申请专利范围第2项之积体半导体结构,其中在一金属层(4.x)中之该互联(4.x.z)为彼此电绝缘。4.如申请专利范围第1项之积体半导体结构,其中在一金属层(4.x)中之该互联(4.x.z)为彼此电绝缘。5.如申请专利范围第1项之积体半导体结构,其中该金属层(4.x)中至少大部分系由够硬之金属制成。6.如申请专利范围第5项之积体半导体结构,其中该金属包含铝,铜,钨,钼,银,金,铂或其合金。7.如申请专利范围第1项之积体半导体结构,其中该垫金属(3)之该表面(F)涵盖一区域,其在一金属层(4.x)内包含至少50%金属。8.如申请专利范围第7项之积体半导体结构,其中该金属均匀分布在该垫金属(3)之该表面(F)下面。9.如申请专利范围第1项之积体半导体结构,其中一顶部绝缘层(5.y)系提供于该垫金属(3)与该顶部金属层(4.x)之间,该顶部绝缘层(5.y)有一第一厚度(D1),及该顶部金属层(4.x)有一第二厚度(D2),该二厚度(D1,D2)之比値介于1及5之间。10.如申请专利范围第1至4项任一项之积体半导体结构,其中一金属层(4.x)中之该互联(4.x.z)彼此为电连接。11.如申请专利范围第10项之积体半导体结构,其中在一金属层(4.x)中之该互联(4.x.z)有一宽度(B)及彼此间有一空间(A),该宽度(B)与该空间(A)间之比値介于3及20之间。12.如申请专利范围第11项之积体半导体结构,其中该宽度(B)与该空间(A)间之比値为10。13.如申请专利范围第10项之积体半导体结构,其中至少在该垫金属(3)之该表面(F)下面,有复数个通孔(6),其将该顶部金属层(4.x)之该互联(4.x.z)电连接至其下之金属层(4.x-1)之该互联(4.x-1.z),该通孔6系穿过该绝缘层(5.y-1)。14.如申请专利范围第10项之积体半导体结构,其中在至少该垫金属(3)之该表面(F)下面,该顶部二金属层(4.x,7.x-1)。15.如申请专利范围第1至4项任一项之积体半导体结构,其中在一金属层(4.x)中之该互联(4.x.z)有一宽度(B)及彼此间有一空间(A),该宽度(B)与该空间(A)间之比値介于3及20之间。16.如申请专利范围第15项之积体半导体结构,其中该宽度(B)与该空间(A)间之比値为10。17.如申请专利范围第15项之积体半导体结构,其中至少在该垫金属(3)之该表面(F)下面,有复数个通孔(6),其将该顶部金属层(4.x)之该互联(4.x.z)电连接至其下之金属层(4.x-1)之该互联(4.x-1.z),该通孔6系穿过该绝缘层(5.y-1)。18.如申请专利范围第15项之积体半导体结构,其中在至少该垫金属(3)之该表面(F)下面,该顶部二金属层(4.x,4.x-1)之该互联(4.x.z,4.x-1.z)有复数个孔隙(7.x,7.x-1)。19.如申请专利范围第1至4项,第11至12项及第16项任一项之积体半导体结构,其中至少在该垫金属(3)之该表面(F)下面,有复数个通孔(6),其将该顶部金属层(4.x)之该互联(4.x.z)电连接至其下之金属层(4.x-1)之该互联(4.x-1.z),该通孔6系穿过该绝缘层(5.y-1)。20.如申请专利范围第19项之积体半导体结构,其中在至少该垫金属(3)之该表面(F)下面,该顶部二金属层(4.x,4.x-1)之该互联(4.x.z,4.x-1.z)有复数个孔隙(7.x,7.x-1)。21.如申请专利范围第1至4项,第11至13项及第16至17项任一项之积体半导体结构,其中在至少该垫金属(3)之该表面(F)下面,该顶部二金属层(4.x,4.x-1)之该互联(4.x.z,4.x-l.z)有复数个孔隙(7.x,7.x-1)。22.如申请专利范围第21项之积体半导体结构,其中,在至少该垫金属(3)之该表面(F)下面,该孔隙(7.x,7.x-1)具有介于该互联(4.x.z,4.x-1.z)总面积之5%及30%间之总面积。23.如申请专利范围第22项之积体半导体结构,其中该孔隙(7.x,7.x-1)具有该互联(4.x.z,4.x-1.z)总面积之20%之总面积。24.如申请专利范围第21项之积体半导体结构,其中该顶部二金属层(4.x,4.x-1)之该互联(4.x.z,4.x-1.z)之排列方式为,在顶部之该互联(4.x.z)中之该孔隙(7.x)与在下面之该互联中(4.x-l.z)之该孔隙(7.x-1)彼此补偿。25.如申请专利范围第21项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)约大致位于下部之该金属层(4.x-1)之该互联(4.x-1.z)之上。26.如申请专利范围第21项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)与下部之该金属层(4.x-1)之该互联(4.x-1.z)为补偿配置。27.如申请专利范围第14项,第18项及第20项任一项之积体半导体结构,其中,在至少该垫金属(3)之该表面(F)下面,该孔隙(7.x,7.x-1)具有介于该互联(4.x.z,4.x-1.z)总面积之5%及30%间之总面积。28.如申请专利范围第27项之积体半导体结构,其中该孔隙(7.x,7.x-1)具有该互联(4.x.z,4.x-1.z)总面积之20%之总面积。29.如申请专利范围第27项之积体半导体结构,其中该顶部二金属层(4.x,4.x-1)之该互联(4.x.z,4.x-1.z)之排列方式为,在顶部之该互联(4.x.z)中之该孔隙(7.x)与在下面之该互联中(4.x-1.z)之该孔隙(7.x-1)彼此补偿。30.如申请专利范围第27项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)约大致位于下部之该金属层(4.x-1)之该互联(4.x-1.z)之上。31.如申请专利范围第27项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)与下部之该金属层(4.x-1)之该互联(4.x-1.z)为补偿配置。32.如申请专利范围第14项,第18项,第20项,第22至23项及第28项任一项之积体半导体结构,其中该顶部二金属层(4.x,4.x-1)之该互联(4.x.z,4.x-1.z)之排列方式为,在顶部之该互联(4.x.z)中之该孔隙(7.x)与在下面之该互联中(4.x-1.z)之该孔隙(7.x-1)彼此补偿。33.如申请专利范围第32项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)约大致位于下部之该金属层(4.x-1)之该互联(4.x-1.z)之上。34.如申请专利范围第32项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)与下部之该金属层(4.x-1)之该互联(4.x-1.z)为补偿配置。35.如申请专利范围第14项,第18项,第20项,第22至24项及第28项任一项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)约大致位于下部之该金属层(4.x-1)之该互联(4.x-1.z)之上。36.如申请专利范围第35项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)与下部之该金属层(4.x-1)之该互联(4.x-1.z)为补偿配置。37.如申请专利范围第14项,第18项,第20项,第22至25项,第28项及第30项任一项之积体半导体结构,其中该顶部金属层(4.x)之该互联(4.x.z)与下部之该金属层(4.x-1)之该互联(4.x-1.z)为补偿配置。38.如申请专利范围第1或9项之积体半导体结构,其中该顶部绝缘层(5.y)系提供于该垫金属(3)与该顶部金属层(4.x)之间,该顶部绝缘层(5.y)有一厚度(D1),该垫金属(3)有另一厚度(D3),具该二厚度(D1,D3)间之比値介于0.5及3之间。39.如申请专利范围第1项及第5至8项任一项之积体半导体结构,其中该金属层(4.x)之数目介于3与11之间。图式简单说明:图1为本发明积体半导体结构之范例实施例之剖面图。图2为图1之顶部二金属层之部分互联。图3为本发明积体半导体结构与垫金属及互联之平面图。 |
