| 发明名称 | 设计布局及掩膜的制作方法和系统、半导体器件的制造方法 | ||
| 摘要 | 本发明提供一种通过使设计规则、工艺邻近效应修正(process proximity correction)参数和工艺参数的至少1个最优化制作设计布局的方法，包括：根据设计布局和工艺参数计算加工图形形状(processed pattern shape)的工序；抽取相对于所述加工图形形状的评价值不满足指定的公差(tolerance)的危险部位(dangerous spot)的工序；根据包含在所述危险部位的图形生成所述设计布局的修正指导的工序；根据所述修正指导进行与所述设计布局的所述危险部位对应的部分的修正的工序。 | ||
| 申请公布号 | CN1645377A | 申请公布日期 | 2005.07.27 |
| 申请号 | CN200410099747.3 | 申请日期 | 2004.12.16 |
| 申请人 | 株式会社东芝 | 发明人 | 小谷敏也;野岛茂树;姜帅现;出羽恭子;小川龙二;田中聪;井上壮一;高川裕隆 |
| 分类号 | G06F17/50;H01L21/82 | 主分类号 | G06F17/50 |
| 代理机构 | 北京市中咨律师事务所 | 代理人 | 李峥;于静 |
| 主权项 | 1.一种设计布局制作方法，是通过使设计规则、工艺邻近效应修正(process proximity correction)参数和工艺参数的至少1个最优化而制作设计布局的方法，包括：根据设计布局和工艺参数计算加工图形形状(processed patternshape)；抽取对所述加工图形形状的评价值不满足指定的公差(tolerance)的危险部位(dangerous spot)；根据包含在所述危险部位的图形生成所述设计布局的修正指导；根据所述修正指导对与所述设计布局的所述危险部位对应的部分进行修正。 | ||
| 地址 | 日本东京都 | ||