| 摘要 |
一种处理器，该处理器包含：(1)至少两核心，该至少两核心具有一第一阶快取记忆体且为多线程；(2)一交叉开关；(3)复数个快取记忆库记忆体，其系透过该交叉开关而与该至少两核心相连通，各该复数个快取记忆库记忆体与一主记忆体介面相连通；(4)复数个输入／输出(I／O)介面模组，其与该主记忆体介面相连通且提供至该至少两核心之一链接，该链接绕过该复数个快取记忆库记忆体及该交叉开关；(5)线程化硬体，用以令各该至少两核心能以隐藏由快取存取所致之延迟之方式，而自一第一线程切换至一第二线程。本发明亦提供一种伺服器及一种在多核心多线程处理器中决定何时切换线程之方法。 |
